半导体集成电路装置的制造方法制造方法及图纸

一种具有膜厚不同的多个栅极绝缘膜的半导体集成电路装置的制造方法，谋求提高栅极绝缘膜的可靠性、提高ＭＯＳ晶体管的特性。在第一区域Ｒ１及第三区域Ｒ３的ＳｉＯ↓［２］膜８上选择性形成光致抗蚀剂层９，通过蚀刻除去第二区域Ｒ２的ＳｉＯ↓［２］膜８。然后，在除去光致抗蚀剂层９之后，使硅衬底１热氧化，在第二区域Ｒ２形成比第一栅极绝缘膜８ａ薄的ＳｉＯ↓［２］膜８ｂ。然后，蚀刻除去第三区域Ｒ３的ＳｉＯ↓［２］膜８ｂ。然后，在除去光致抗蚀剂层１０后，使硅衬底１热氧化，在第三区域Ｒ３上形成比第二栅极绝缘膜８ｂ薄的ＳｉＯ↓［２］膜８ｃ。

【技术实现步骤摘要】

本专利技术涉及，尤其是涉及具有膜厚不同的多个栅极绝缘膜的。
技术介绍
近年来，为了谋求半导体集成电路装置的高集成化和高功能化，开发了内装例如闪存存储器等存储器及高耐压MOS晶体管的系统LSI。这种半导体集成电路装置在将低耐压MOS晶体管和高耐压MOS晶体管集成于同一半导体衬底上时，低耐压的MOS晶体管通过较薄地形成栅极绝缘膜而实现微细化，而在高耐压的MOS晶体管，为了确保高的栅极绝缘耐压，较厚地形成栅极绝缘膜的膜厚。在同一半导体衬底上形成膜厚不同的多个栅极绝缘膜时，通常公知的方法是形成厚的栅极绝缘膜，并选择性蚀刻具有该厚的栅极绝缘膜的区域，在此进行热氧化，从而形成薄的栅极绝缘膜。专利文献特开2003-60074号公报。但是，存在当多次重复上述蚀刻及热氧化后，栅极绝缘膜的可靠性就会恶化，或者场氧化膜被蚀刻而变薄，对晶体管特性产生不良影响等问题。
技术实现思路
因此，本专利技术提供一种，所述半导体集成电路装置在半导体衬底的表面上设有具有第一膜厚的第一栅极绝缘膜、具有第二膜厚的第二栅极绝缘膜以及具有第三膜厚的第三栅极绝缘膜，所述制造方法包括在所述半导体衬底的第一、第二及第三区域的各一部分形成场绝缘膜的工序；在所述第一、第二及第三区域各自与所述场绝缘膜邻接形成绝缘膜，并采用在所述第一区域形成的所述绝缘膜为第一栅极绝缘膜的工序；蚀刻所述第二区域的所述绝缘膜，并使所述半导体衬底热氧化而形成第二绝缘膜的工序；蚀刻所述第三区域的所述绝缘膜，并使所述半导体衬底热氧化而形成第三绝缘膜的工序。根据本专利技术，第一栅极绝缘膜是直接利用最初形成的绝缘膜而形成，用于形成第二及第三栅极绝缘膜的蚀刻仅为一次，故蚀刻次数被限制在最小限度，可提高膜厚不同的第一、第二、第三栅极绝缘膜的可靠性，同时，还可将场氧化膜的蚀刻量控制在最小限度，故场绝缘膜的操作余量也增加了。并且可防止因场绝缘膜被过度削去而产生的MOS晶体管的特性恶化(例如反向窄通道效应或沟道电流特性的弯折)。附图说明图1(a)～(d)是显示本专利技术参考例的的剖面图；图2(a)～(d)是显示本专利技术参考例的的剖面图；图3(a)、(b)是显示本专利技术参考例的的剖面图；图4(a)、(b)是显示本专利技术参考例的半导体集成电路装置的MOS晶体管的结构的剖面图；图5(a)、(b)是显示本专利技术参考例的半导体集成电路装置的MOS晶体管的特性的图；图6(a)～(d)是显示本专利技术实施例的的剖面图；图7(a)～(c)是显示本专利技术实施例的的剖面图；具体实施方式下面参照附图说明本专利技术实施例的。首先，说明与实施例的对比的参考例。如图1(a)所示，在P型硅衬底1的表面利用热氧化形成约10nm的SiO2膜2(二氧化硅膜)。然后，在SiO2膜2上利用CVD法形成具有约50nm的膜厚的多晶硅膜3、具有120nm膜厚的Si3N4膜4。然后，在Si3N4膜4上形成具有多个开口部5h的光致抗蚀剂层5。然后，如图1(b)所示，以具有多个开口部5h的光致抗蚀剂层5为掩模顺序蚀刻在开口部5h露出的Si3N4膜4、多晶硅膜3、SiO2膜2，然后，蚀刻P型硅衬底1的表面，形成沟道槽6a、6b、6c。在所谓浅槽隔离中，沟道槽6的深度优选等于或小于1μm。然后，如图1(c)所示，包括沟道槽6a、6b、6c内，在整个面上利用CVD法堆积SiO2膜7(例如TEOS膜)。然后，如图1(d)所示，利用CMP法(化学机械剖光)剖光SiO2膜7的表面。此时，Si3N4膜4作为CNP的终点检测膜起作用，在由光学手法检测到Si3N4膜4露出的时刻，停止CMP。这样，分别被选择性埋入沟道槽6a、6b、6c的沟道绝缘膜7a、7b、7c作为场绝缘膜形成。然后，如图2(a)所示，用热磷酸等药品除去Si3N4膜4，利用干式蚀刻除去多晶硅膜3，再根据需要蚀刻除去SiO2膜2。由此，作为元件分离结构形成适于微细化的浅槽隔离结构。然后，如图2(b)所示，在形成有沟道绝缘膜7a、7b、7c的硅衬底1的表面上，与各沟道绝缘膜7a、7b、7c邻接形成例如20nm膜厚的SiO2膜8(例如热氧化膜或基于CVD法的TEOS膜)。然后，如图2(c)所示，在第一区域R1的SiO2膜8上通过曝光及显影处理选择性形成光致抗蚀剂层9，以该光致抗蚀剂层9为掩模，蚀刻除去与其邻接的第二区域R2及第三区域R3的SiO2膜8，使硅衬底1的表面露出。残存于第一区域R1的SiO2膜8a成为第一栅极绝缘膜8a(膜厚T1＝20nm)。在该蚀刻时，第二区域R2的沟道绝缘膜7b及第三区域R3的沟道绝缘膜7c被蚀刻，使硅衬底1的表面之上的部分的高度降低，同时其边缘被挖去。其次，如图2(d)所示，在除去光致抗蚀剂层9之后，使硅衬底1热氧化，在第二区域R2、第三区域R3形成比第一栅极绝缘膜8a薄的、例如7nm的SiO2膜8b。形成于第二区域R2的SiO2膜8b直接构成第二栅极绝缘膜8b(膜厚T2＝7nm)。然后，如图3(a)所示，由光致抗蚀剂10覆盖在第一区域R1及第二区域R2之上，蚀刻除去第三区域R3的SiO2膜8b，使硅衬底1露出。然后，如图3(b)所示，在除去光致抗蚀剂层10之后，使硅衬底1热氧化，在第三区域R3形成比第二栅极绝缘膜8b薄的、例如3nm的SiO2膜8c。这就构成第三栅极绝缘膜8c(膜厚T3＝3nm)。然后，在第一栅极绝缘膜8a上形成栅极电极11a、在第二栅极绝缘膜8b上形成栅极电极11b、在第三栅极绝缘膜8c上形成栅极电极11c。然后，与各栅极电极11a、11b、11c邻接形成源极层及漏极层。由此，在第一区域R1形成高耐压的MOS晶体管，在第二区域R2形成中耐压的MOS晶体管，在第三区域R3形成低耐压的MOS晶体管。但是，根据上述参考例的，第三区域R3要承受两次蚀刻，故尤其是第三栅极绝缘膜8c的可靠性存在问题。另外，该第三区域R3的沟道绝缘膜7c也被两次蚀刻工序削蚀，硅衬底1之上部分的高度与第一区域R1的沟道绝缘膜7a及第二区域R2的沟道绝缘膜7b相比低很多，元件分离特性劣化。因此，作为其对策也有预先较厚地形成沟道绝缘膜7a、7b、7c的考虑，但这样做会使不接受蚀刻的第一区域R1的沟道绝缘膜7a过高，在形成栅极电极时，会在沟道绝缘膜7a的侧壁产生栅极电极材料(例如多晶硅)的条带(ストリンガ一)。另外，在进行上述两次蚀刻时，第三区域R3的沟道绝缘膜7c的边缘也被大幅度挖去，形成凹部7d。图4是表示形成于第三区域的低耐压的MOS晶体管的图，图4(a)是其平面图，图4(b)是图4(a)的X-X线剖面图。在图4(a)、(b)中，标号12c为源极层，标号13c为漏极层，标号14c为通道区域。由图4(a)、(b)可知，该MOS晶体管形成栅极电极11c的一部分进入沟道绝缘膜7c的凹部7d的结构。这样，如图5(a)所示，该MOS晶体管当通道宽度GW变小时，会产生阈值Vt降低这种反向窄通道效应。如图5(b)所示，还存在漏极电流(Id)特性产生弯折(キンク)这种问题。下面参照附图说明本专利技术的实施例的。在本实施例中，为解决参考例的问题，将用于形成多个栅极绝缘膜的蚀刻次数限制在最小限度。如图6(a)所示，以和参考例相同的方法在P型硅衬底1的表面形成沟道绝缘膜7a、7b、7c，然后如图6(b)所示，与沟道绝缘膜7a、7b、本文档来自技高网...

【技术保护点】
一种半导体集成电路装置的制造方法，所述半导体集成电路装置在半导体衬底的表面上至少设有具有第一膜厚的第一栅极绝缘膜、具有第二膜厚的第二栅极绝缘膜以及具有第三膜厚的第三栅极绝缘膜，其特征在于，所述制造方法包括：在所述半导体衬底的第一、第二及第三区域的各一部分形成场绝缘膜的工序；在所述第一、第二及第三区域各自与所述场绝缘膜邻接形成绝缘膜，并采用在所述第一区域形成的所述绝缘膜为第一栅极绝缘膜的工序；蚀刻所述第二区域的所述绝缘膜，并使所述半导体衬底热氧化而形成第二绝缘膜的工序；蚀刻所述第三区域的所述绝缘膜，并使所述半导体衬底热氧化而形成第三绝缘膜的工序。

【技术特征摘要】
JP 2004-7-6 198960/041.一种半导体集成电路装置的制造方法，所述半导体集成电路装置在半导体衬底的表面上至少设有具有第一膜厚的第一栅极绝缘膜、具有第二膜厚的第二栅极绝缘膜以及具有第三膜厚的第三栅极绝缘膜，其特征在于，所述制造方法包括在所述半导体衬底的第一、第二及第三区域的各一部分形成场绝缘膜的工序；在所述第一、第二及第三区域各自与所述场绝缘膜邻接形成绝缘膜，并采用在所述第一区域形成的所述绝缘膜...

【专利技术属性】
技术研发人员：尾关和之，塚田雄二，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]