半导体集成电路器件制造技术

本发明专利技术目的在于提供一种有利于抵抗ＥＭ和ＥＳＤ的半导体集成电路器件。该器件设置有：多个Ｉ／Ｏ单元；由在上述Ｉ／Ｏ单元之上的多个互连层形成的电源线；键合焊盘，形成在电源线的上层中并处于与Ｉ／Ｏ单元对应的位置；以及引出区域，能够将Ｉ／Ｏ单元电耦合到键合焊盘。上述电源线包括第一电源线和第二电源线，上述Ｉ／Ｏ单元包括：耦合到第一电源线的第一元件和耦合到第二电源线的第二元件。第一元件设置在第一电源线侧且第二元件设置在第二电源线侧。由于在Ｉ／Ｏ单元之上的互连层，第一电源线和第二电源线可以允许高电流，由此具有抵抗ＥＭ和ＥＳＤ的鲁棒性。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路器件，并且更特别地涉及一种对于将焊盘置于I/ 0单元之上的结构布局有用的技术，其中I/O单元位于同一结构中。
技术介绍
例如，通过在单晶硅等形成的半导体晶片中形成各种半导体集成电路器件并且之 后通过划片将该半导体晶片分成单个的半导体芯片，可以制造芯片状的半导体集成电路器 件。在半导体集成电路器件的主表面中，沿着该半导体集成电路器件的外围部分设置作为 外部端子的多个键合焊盘。例如，日本专利公开No. 9-283632描述了一种涉及下列半导体集成电路器件的技 术，在该半导体集成电路器件中，沿着半导体芯片的外围部分以交错方式布置多行键合焊 盘，该半导体集成电路器件具有三个或更多互连层，其中第一引出线由包括至少顶层导线 的一层或更多层导线形成，该第一引出线将内行的键合焊盘电耦合到内部电路，并且其中 第二引出线由多层导线形成，这些层不同于第一引出线的那些层，第二引出线将外行的键 合焊盘电耦合到内部电路。此外，日本专利公开No. 2003-163267描述了一种涉及下列半导体集成电路器件 的技术，该半导体集成电路器件包括单元部分和形成为围绕该单元部分的缓冲电路部本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包括：具有主表面的半导体衬底，所述主表面具有边缘；多个Ｉ／Ｏ单元，沿所述主表面的边缘布置成行；所述多个Ｉ／Ｏ单元的每一个包括第一ＭＯＳ晶体管和第二ＭＯＳ晶体管，所述第一ＭＯＳ晶体管和所述主表面的边缘之间的最短距离小于所述第二ＭＯＳ晶体管和所述主表面的边缘之间的最短距离；键合焊盘，布置在所述主表面之上，在平面图中所述键合焊盘由所述多个Ｉ／Ｏ单元中的每个中的所述第一ＭＯＳ晶体管和所述第二ＭＯＳ晶体管交叠；第一导线，布置在所述键合焊盘之下，在平面图中所述键合焊盘由所述第一导线交叠；第一导电塞，布置在所述键合焊盘和所述第一导线之间，所述第一导电塞连接所述键合焊盘和所述第一导线；...

【技术特征摘要】
JP 2007-1-15 2007-0055171.一种半导体集成电路器件，包括具有主表面的半导体衬底，所述主表面具有边缘； 多个I/O单元，沿所述主表面的边缘布置成行； 所述多个I/O单元的每一个包括第一 MOS晶体管和第二 MOS晶体管， 所述第一MOS晶体管和所述主表面的边缘之间的最短距离小于所述第二MOS晶体管和 所述主表面的边缘之间的最短距离； 键合焊盘，布置在所述主表面之上，在平面图中所述键合焊盘由所述多个I/O单元中的每个中的所述第一 MOS晶体管和所 述第二 MOS晶体管交叠；第一导线，布置在所述键合焊盘之下，在平面图中所述键合焊盘由所述第一导线交叠；第一导电塞，布置在所述键合焊盘和所述第一导线之间， 所述第一导电塞连接所述键合焊盘和所述第一导线；第二导线，布置在所述键合焊盘之下，在平面图中所述键合焊盘由所述第二导线交叠；第二导电塞，布置在所述键合焊盘和所述第二导线之间，所述第二导电塞连接所述键 合焊盘和所述第二导线；其中所述键合焊盘分别经由所述第一导线和所述第二导线电耦合到所述第一 MOS晶 体管以及所述第二 MOS晶体管，其中在平面图中所述第一导电塞和所述第一导线位于所述第一 MOS晶体管和所述主 表面的边缘之间，其中在平面图中所述第二导电塞和所述第二导线比所述第二 MOS晶体管距离所述主 表面的边缘更远。2.根据权利要求1的半导体集成电路器件，其中所述第一导电塞和所述第一导线不由 所述第一 MOS晶体管交叠，其中所述第二导电塞和所述第二导线不由所述第二 MOS晶体管交叠。3.根据权利要求1的半导体集成电路器件，其中所述I/O单元包括 第一二极管元件，用于保护所述第一 MOS晶体管；第一保护电阻元件，耦合于所述第一 MOS晶体管和所述第一二极管元件之间； 第二二极管元件，用于保护所述第二 MOS晶体管；第二保护电阻元件，耦合于所述第二 MOS晶体管和所述第二二极管元件之间。4.根据权利要求3的半导体集成电路器件，其中所述第一MOS晶体管是η沟道型M0S， 其中所述第二 MOS晶体管是ρ沟道型MOS晶体管。5.根据权利要求4的半导体集成电路器件，其中所述I/O单元包括预缓冲器，用于基于要输出的数据来驱动所述P沟道型MOS晶体管和所述η沟道型MOS 晶体管。6.根据权利要求1的半导体集成电路器件，还包括 从外部电路被供应工作电源的电源单元；电源键合焊盘，形成在所述电源单元之上；电源引出区域，用于将所述电源单元电耦合到所述电源键合焊盘， 其中所述电源单元包括保护元件，用于保护电路免受电涌，其中在所述保护元件中，耦合到所述电源线的一个保护元件设置于所述电源线的附近。7.一种半导体集成电路器件，包括具有主表面的半导体衬底，所述主表面具有边缘； 多个I/O单元，沿所述主表面的边缘布置成行； 所述多个I/O单元的每一个包括第一 MOS晶体管和第二 MOS晶体管， 所述第一MOS晶体管和所述主表面的边缘之间的最短距离小于所述第二MOS晶体管和 所述主表面的边缘之间的最短距离；第一键合焊盘，布置在所述主表面之上，在平面图中所述第一键合焊盘由所述多个I/O单元中的第一 I/O单元中的所述第一 MOS晶体管和所述第二 MOS晶体管交叠；第一导线，布置在所述第一键合焊盘之下， 在平面图中所述第一键合焊盘由所述第一导线交叠； 第一导电塞，布置在所述第一键合焊盘和所述第一导线之间， 所述第一导电塞连接所述第一键合焊盘和所述第一导线；所述第...

【专利技术属性】
技术研发人员：丰岛俊辅，田中一雄，岩渊胜，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP[日本]