一种集成电路掩模设计的优化方法及计算机可读的存储介质技术

本发明专利技术提供一种集成电路掩模设计的优化方法包括以下步骤，步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域；步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图，本发明专利技术还提供一种用于存储集成电路掩模设计的计算机程序的介质。

Optimization method for integrated circuit mask design and computer readable storage medium

The invention provides a mask integrated circuit design optimization method comprises the following steps: step S1: provide a full chip layout design for an integrated circuit, the whole chip layout design in random crawl multiple layout small area; step S2: mask optimization based on pixels of the layout area layout selection pixel grayscale mask, die design output of each layout area; step S3: area layout design using a small domain to obtain step S2 mask pixel grayscale and its corresponding, the BP artificial neural network model; step S4: BP artificial neural network model for full chip layout design steps into S3 the access mask design grayscale full chip layout design, the invention also provides a computer program for storing integrated circuit mask die design medium.

【技术实现步骤摘要】
一种集成电路掩模设计的优化方法及计算机可读的存储介质
本专利技术涉及集成电路的掩模制造领域，尤其涉及一种集成电路掩模设计的优化方法及计算机可读的存储介质。
技术介绍
光刻工艺是现代极大规模集成电路制造过程中最重要的制造工艺，即通过光刻机将掩模上集成电路的设计图形转移到硅片上的重要手段。掩模上集成电路设计图形通过光刻机的投影物镜在硅片上成像时，随着掩模上图形特征尺寸的较小，光的衍射现象逐渐显著。在经历了基于规则的光学临近效应校正和基于模型的光学邻近效应校正后，目前最先进的掩模设计优化技术是基于反演光刻技术的掩模设计优化，如中国专利CN201110067621.8、StephenHsu在“AnInnovativeSource-Maskco-Optimization(SMO)MethodforExtendingLowK1Imaging”(SPIEvol.7140,2010)、韦亚一研究员在《超大规模集成电路先进光刻理论与应用》第七章(page368)中所述。反演光刻技术(Inverselithographytechnology，ILT)是把要在硅片(晶圆)上实现的图形为目标，通过复杂的反演数学计算得到一个理想的掩模设计图案(通常为灰度图案或所谓基于像素的掩模图案)，随后经过简化和提取等操作获得最终基于多边形的掩模设计图案。而在现有的反演光刻技术掩模优化中，由于需要成百上千次的迭代优化，且每次优化都需要应用光学临近修正(OpticalProximityCorrect，简称OPC)模型对当前掩模优化结果的硅片成像进行仿真，因此优化时间成本非常高。通常数百平方微米的设计图形需要优化十几个小时(300CPUcores)。而对于22mm*32mm的全芯片则需要数月之久，且计算量十分庞大，严重制约了集成电路的制造，也正因为如此，目前尚没有基于反演光刻技术的全芯片掩模优化方案。
技术实现思路
为克服现有技术对全芯片反演光刻技术掩模优化时间长，优化成本高的问题，本专利技术提供一种集成电路掩模设计的优化方法及计算机可读的存储介质。本专利技术解决技术问题的技术方案是提供一种集成电路掩模设计的优化方法，包括步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域，该设计版图小区域可以是典型图形区域和/或关键图形区域和/或已知缺陷版图区域和/或随机图形区域；步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图。优选地，在步骤S4之后还包括步骤S5：将步骤S4中获得的全芯片设计版图的掩膜设计灰度图进行基于像素的掩模优化进行微调，获得微调修正后的全芯片设计版图的灰度图。优选地，在步骤S5之后还包括步骤S6：根据掩模制造标准，将步骤S5中所获取的全芯片设计版图掩膜设计灰度图进行二值化处理并提取多边形图形，必要时可以做基于多边形的掩膜像素优化，从而形成基于多边形的掩模设计图形，输出可以被制造的掩模设计图案。优选地，在步骤S5和步骤S6之间还包括步骤S51：将步骤S5中出现的潜在缺陷图形添加到步骤S1的典型图形区域中，并可作为随后步骤S3的BP人工神经网络训练样本。本专利技术还提供一种计算机可读的存储介质，其用于存储集成电路掩模设计的计算机程序，所述计算机程序使得计算机执行以下步骤：步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域，该设计版图小区域可以是典型图形区域和/或关键图形区域和/或已知缺陷版图区域和/或随机图形区域；步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；以及步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图。与现有技术相比，本专利技术具有以下有益效果：1、通过BP人工神经网络对掩模灰度图进行优化，获取优化后的掩模灰度图，加快了掩模灰度图的优化速度，提高了全芯片掩模灰度图的优化能力，实现快速的掩模优化，并且流程实现简单。2、通过将潜在的缺陷图形添加到典型设计版图小区域中，形成闭环系统调节，进一步减少全芯片设计版图中的设计缺陷图形，进而减少了掩模优化的时间。【附图说明】图1是本专利技术一种集成电路掩模设计的优化方法第一实施例的流程图。图2A是本专利技术一种集成电路掩模设计的优化方法的一种典型图形。图2B是本专利技术一种集成电路掩模设计的优化方法的一种典型图形。图3A是本专利技术一种集成电路掩模设计的优化方法的种典型图形。图3B是本专利技术一种集成电路掩模设计的优化方法的一种典型图形。图4是本专利技术一种集成电路掩模设计的优化方法的一种典型图形。图5A是本专利技术一种集成电路掩模设计的优化方法的一种典型图形。图5B是本专利技术一种集成电路掩模设计的优化方法的一种典型图形。图6A是本专利技术一种集成电路掩模设计的优化方法的一种典型图形基于像素掩模优化后获得的灰度图。图6B是本专利技术一种集成电路掩模设计的优化方法的一种典型图形基于像素掩模优化后获得的灰度图。图6C是本专利技术一种集成电路掩模设计的优化方法的一种典型图形基于像素掩模优化后获得的灰度图。图6D是本专利技术一种集成电路掩模设计的优化方法的一种典型图形基于像素掩模优化后获得的灰度图。图7是本专利技术一种集成电路掩模设计的优化方法的BP人工神经网络模型结构示意图。图8A是本专利技术一种集成电路掩模设计的优化方法的一种典型图形经BP人工神经网络模型优化后的掩模灰度图。图8B是本专利技术一种集成电路掩模设计的优化方法的一种典型图形经BP人工神经网络模型优化后的掩模灰度图。图8C是本专利技术一种集成电路掩模设计的优化方法的一种典型图形经BP人工神经网络模型优化后的掩模灰度图。图8D是本专利技术一种集成电路掩模设计的优化方法的一种典型图形经BP人工神经网络模型优化后的掩模灰度图。图9是本专利技术一种集成电路掩模设计的优化方法第二实施例的流程图。【具体实施方式】为了使本专利技术的目的，技术方案及优点更加清楚明白，以下结合附图及实施实例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。请参阅图1，本专利技术提供一种集成电路掩模设计的优化方法。本实施例是14nm节点逻辑电路通孔层(VIA)版图设计进行举例说明，可以分为以下步骤S1-S6：步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域。具体的，当前的大规模集成电路普遍采用光刻系统制造。光刻系统主要分为：照明系统(光源)、掩模、投射系统及晶片等四部分。光源发出的光线经过聚光镜聚焦后入射至掩模，掩模的开孔部分透光；经过掩模后，光线经由投射系统入射至晶片；这样掩模图形就复制在晶片上。随着光刻技术节点进入45nm-22nm，电路的关键尺寸已经远远小于光源的波长，因此光的干涉和衍射现象更加显著，导致光罩投影至本文档来自技高网...

【技术保护点】
一种集成电路掩模设计的优化方法，其特征在于：包括以下步骤，步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域；步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；及步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图。

【技术特征摘要】
1.一种集成电路掩模设计的优化方法，其特征在于：包括以下步骤，步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域；步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；及步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图。2.如权利要求1所述的集成电路掩模设计的优化方法，其特征在于：所述的设计版图小区域可以是典型图形区域和/或关键图形区域和/或已知缺陷版图区域和/或随机图形区域。3.如权利要求1所述的集成电路掩模设计的优化方法，其特征在于：在步骤S4之后还包括步骤S5：将步骤S4中获得的全芯片设计版图的掩膜设计灰度图进行基于像素的掩模优化进行微调，获得微调修正后的全芯片设计版图的灰度图。4.如权利要求1所述的集成电路掩模设计的优化方法，其特征在于：在步骤S5之后还包括步骤S6：根据...

【专利技术属性】
技术研发人员：张生睿，俞宗强，施伟杰，
申请(专利权)人：深圳晶源信息技术有限公司，东方晶圆微电子科技北京有限公司深圳分公司，
类型：发明
国别省市：广东,44