半导体装置的制造方法制造方法及图纸

提供一种半导体制造方法，在同一半导体衬底上形成ＥＥＰＲＯＭ的存储单元和电容元件时，防止工序数量的增加、降低制造成本。另外，改善电容元件的可靠性，防止存储单元及ＭＯＳ晶体管等的特性变动。在Ｐ型硅衬底１的存储单元形成区域，形成相对于源极区域１１左右对称的一对存储单元ＭＣ１、ＭＣ２，在同Ｐ型硅衬底１的电容元件形成区域形成由下部电极１７和电容绝缘膜１８和上部电极２０构成的电容元件ＣＡＰ。电容元件ＣＡＰ的下部电极１７，通过对用于形成一对存储单元ＭＣ１、ＭＣ２的控制栅２２的多晶硅膜进行构图来形成。

【技术实现步骤摘要】

本专利技术涉及，特别涉及包括非易失性半导体存储装置及电容元件的。
技术介绍
近年来，随着移动电话及数字照相机等的应用领域的扩大，电可擦可编程只读存储器装置(以下叫做EEPROM)广泛普及开来。EEPROM是根据是否在浮栅(浮闸)上积累了预定的电量，存储2个值或2个值以上的多值的数字数据，检测对应其电量的沟道区域的导通的变化，从而能读取数字数据的装置。EEPROM分类为分离栅型(Split-Gate Type)和叠栅型(Stacked-Gate Type)。图12是表示分离栅型EEPROM的一个存储单元的结构的剖面图。在P型半导体衬底101的表面，间隔预定的间隔形成n+型的漏极区域102及n+型的源极区域103，在他们之间配置有沟道区域104。在该沟道区域104的一部分上及源极区域103的一部分上，经由栅绝缘膜105形成有浮栅106。在浮栅106上形成有通过选择氧化法形成的厚的氧化硅膜107。另外，覆盖浮栅106的侧面及厚的氧化硅膜107的上面的一部分形成有隧道绝缘膜108。在隧道绝缘膜108上及沟道区域104的一部分上形成有控制栅109。以下说明上述结构的存储单元的动作。首先，在写入数字数据时，给控制栅109和源极区域103施加预定的电位(例如，在P型半导体101上为0V，控制栅109上为2V，在源极区域103上是10V)，依靠在沟道区域104流动电流，通过栅绝缘膜105给浮栅106注入沟道热电子(Channel HotElectron)。注入到浮栅106中的沟道热电子作为电荷保存在浮栅106内。浮栅106和源极区域103的电容耦合与控制栅109和浮栅106的电容耦合相比相当大，所以通过给与源极区域103的电位，浮栅106的单位上升，使沟道热电子向浮栅106的注入效率提高。另一方面，在擦除存储在上述存储单元中的数字数据时，把漏极区域102和源极区域103接地，给控制栅109施加规定的电位(例如13V)，在隧道绝缘膜108上使Fowler-Nordheim隧道电流(Fowler-Nordheim tunnelingcurrent)流动，把在浮栅106上蓄积的电子拉至控制栅109。此时，因为在浮栅106的端部形成有尖锐部106a，所以在该部分发生电场集中，可用比较低的控制栅电位使Fowler-Nordheim隧道电流流动，能高效率地进行数据的擦除。另外，在读出存储在上述存储单元中的数据时，要给控制栅109及漏极区域102施加规定电位(例如2V)。于是，对应在浮栅106上蓄积的电子电量，沟道电流流动，通过用电流读出放大器检测该电流，能进行数据的读取。在上述的分离栅型EEPROM中，可以高效率地进行编写程序及数据擦除。但是，在制造工序上，因为控制栅109和浮栅106、控制栅109和厚的氧化硅膜107的位置关系不是自对准性的，所以需要考虑到掩模错位而进行存储单元的设计。因此，分离栅型EEPROM的存储单元的微细化有限。因此，开发了自对准型的分离栅型EEPROM。图13是表示自对准型的分离栅EEPROM的存储单元的剖面图。如图13所示，第一存储单元MC1、第二存储单元MC2以共同的源极区域203为中心，呈左右对称配置。以下说明第一存储单元MC1的结构(第二存储单元MC2也完全相同)。在P型半导体衬底201的表面，隔预定间隔形成有n+型的漏极区域202及n+型的源极区域203，在它们之间形成有沟道区域204。在沟道区域204的一部分上及源极区域203的一部分上介由栅绝缘膜205形成有浮栅206。在该浮栅206上，由氧化硅构成的间隔膜207相对浮栅206自对准地形成在该浮栅206上。另外，覆盖浮栅206的侧面及上面的一部分而形成有隧道绝缘膜208。控制栅209自对准地形成在间隔膜207的侧壁。即，控制栅209被配置在间隔膜207的侧壁及沟道区域204的一部分上。第一存储单元MC1的动作和图12的EEPROM的存储单元是相同的。第一存储单元MC1及第二存储单元MC2的特征是控制栅209相对于浮栅206及间隔膜207自对准地形成，而且，源极线210自对准地接触源极区域203。根据这种自对准型的分离栅型EEPROM，能使存储单元进一步微细化。关于上述的自对准型的分离栅型EEPROM存储单元，在下面的专利文献1、2中有记载。专利文献1 专利第3481934号专利文献2 特开2003-124361号
技术实现思路
近年来，在系统LSI和微处理器中内置EEPROM，谋求其高性能化。在这种系统LSI中，除了EEPROM之外，最好还内置用于构成模拟电路等的电容元件。但是，在同一半导体衬底上组装EEPROM和电容元件的情况下，存在制造工艺复杂化、工序数量增加导致成本增高的问题。另外，也存在下面问题为了形成电容元件要增加热处理工序，导致电容元件的可靠性恶化、或存储单元和MOS晶体管等的特性变动。本专利技术的包括在半导体衬底上的存储单元形成区域介由第一绝缘膜形成浮栅的工序；在所述浮栅上形成隧道绝缘膜的工序；在所述隧道绝缘膜上及所述半导体衬底上形成第一半导体膜的工序；在所述第一半导体膜上形成第二绝缘膜的工序；选择性蚀刻所述第一半导体膜及所述第二绝缘膜，形成电容元件的下部电极及电容绝缘膜的工序；在所述半导体衬底上的整面形成第二半导体层的工序；选择性蚀刻所述第二半导体层，在所述电容绝缘膜上形成与所述下部电极对置的上部电极的工序；选择性蚀刻残留在所述存储器形成区域的所述第二绝缘膜及所述第一半导体膜，形成邻接于所述浮栅的控制栅的工序。另外，除了所述半导体装置的制造工序外，还包括，选择性蚀刻所述第二半导体层，和所述上部电极同时，在所述半导体衬底上形成MOS晶体管的栅电极的工序。根据本专利技术，在于同一半导体衬底上组装EEPROM和电容元件的情况下，做到了尽可能利用EEPROM的制造工序形成电容元件，所以能防止工序数量的增加，降低制造成本。另外，因为不需要用于形成电容元件的特别的热处理工序，所示能改善电容元件的可靠性，也能防止存储单元及MOS晶体管等的特性变动。附图说明图1(a)～(c)是表示本专利技术的第一实施方式的的剖面图。图2(a)、(b)是表示本专利技术的第一实施方式的的剖面图。图3(a)～(c)是表示本专利技术的第一实施方式的的剖面图。图4(a)～(c)是表示本专利技术的第一实施方式的的剖面图。图5(a)～(c)是表示本专利技术的第一实施方式的的剖面图。图6(a)～(c)是表示本专利技术的第一实施方式的的剖面图。图7是表示本专利技术的第一实施方式的的剖面图。图8是表示本专利技术的第二实施方式的的剖面图。图9是表示本专利技术的第二实施方式的的剖面图。图10是表示本专利技术的第二实施方式的的剖面图。图11是表示本专利技术的第二实施方式的的剖面图。图12是表示现有例的分离栅型的EEPROM的存储单元的结构的剖面图。图13是表示现有例的自对准型的分离栅型EEPROM的存储单元的结构的剖面图。具体实施例方式以下，就本专利技术的第一实施方式的，参照附图进行说明。在本实施方式中，说明用于在同一半导体衬底上形成自对准型的分离栅型EEPROM的存储单元和电容元件的制造方法。如图1中图1(a)所示，在P型硅衬底1的表面，通过热氧化形成由约10nm的氧化硅膜(SiO2膜)构成的栅绝缘膜2。接着，在栅绝缘膜本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，其特征在于，包括，在半导体衬底上的存储单元形成区域，经由第一绝缘膜形成浮栅的工序；在所述浮栅上形成隧道绝缘膜的工序；在所述隧道绝缘膜上及所述半导体衬底上形成第一半导体膜的工序；在所述第一半导体膜上形成第二绝缘膜的工序；选择性蚀刻所述第一半导体膜及所述第二半导体膜，形成电容元件的下部电极及电容绝缘膜的工序；在所述半导体衬底上的整面，形成第二半导体层的工序；选择性蚀刻所述第二半导体层，在所述电容绝缘膜上形成和所述下部电极对置的上部电极的工序；及，选择性蚀刻在所述存储器形成区域残留的所述第二绝缘膜及所述第一半导体膜，形成邻接于所述浮栅的控制栅的工序。

【技术特征摘要】
JP 2004-7-6 198959/041.一种半导体装置的制造方法，其特征在于，包括，在半导体衬底上的存储单元形成区域，经由第一绝缘膜形成浮栅的工序；在所述浮栅上形成隧道绝缘膜的工序；在所述隧道绝缘膜上及所述半导体衬底上形成第一半导体膜的工序；在所述第一半导体膜上形成第二绝缘膜的工序；选择性蚀刻所述第一半导体膜及所述第二半导体膜，形成电容元件的下部电极及电容绝缘膜的工序；在所述半导体衬底上的整面，形成第二半导体层的工序；选择性蚀刻所述第二半导体层，在所述电容绝缘膜上形成和所述下部电极对置的上部电极的工序；及，选择性蚀刻在所述存储器形成区域残留的所述第二绝缘膜及所述第一半导体膜，形成邻接于所述浮栅的控制栅的工序。2.根据权利要求1所述的半导体装置的制造方法，其特征在于，包括，选择性蚀刻所述第二半导体层，和所述上部电极同时在所述半导体衬底上形成MOS...

【专利技术属性】
技术研发人员：尾关和之，后藤佑治，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]