半导体器件的制造方法技术

本发明专利技术涉及半导体器件的制造方法。这些方法包括形成掩埋栅结构以与衬底的有源区交叉。源极区和漏极区形成在有源区中。第一导电图案形成在衬底上。第一导电图案具有构造为暴露漏极区的第一导电层孔。第二导电图案形成在第一导电层孔中以接触漏极区。第二导电图案的顶表面在比第一导电图案的顶表面低的层面。第三导电层和位线覆盖层形成在第一导电图案和第二导电图案上并被图案化以形成第三导电图案和位线覆盖图案。依次堆叠在漏极区上的第二导电图案、第三导电图案和位线覆盖图案构成第一位线结构，依次堆叠在隔离区上的第一导电图案、第三导电图案和位线覆盖图案构成第二位线结构。

【技术实现步骤摘要】

本专利技术构思的实施例涉及包括具有接头结构的半导体器件以及制造这种器件的 方法。
技术介绍
随着半导体器件的集成度的增加，形成在同一平面上的相邻金属互连之间的水平 间距减小。相邻金属互连之间的该水平间距的减小会导致通过例如绝缘层彼此电隔离的金 属互连之间的寄生电容的增大。
技术实现思路
本专利技术构思的实施例提供了半导体器件以及制造这种半导体器件的方法，在该半 导体器件中，与漏极区形成接触的位线互连可以具有比不与漏极区形成接触的位线互连大 的宽度。此外，本专利技术构思的实施例提供了半导体器件，其中与漏极区形成接触的位线互 连可以在比不与漏极区形成接触的位线互连低的层面。本专利技术公开的技术目的不限于以上；基于以下的描述，其它的目的对于本领域技 术人员将变得明显。根据本专利技术构思的方面，制造半导体器件的方法包括在衬底中形成隔离区以定义 有源区。掩埋栅结构形成为与有源区交叉。源极区和漏极区形成在有源区中。第一导电图 案形成在衬底的顶表面上。第一导电图案具有暴露漏极区的第一导电层孔。第二导电图案 形成在第一导电层孔中以接触漏极区，从而第二导电图案的顶表面比第一导电图案的顶表 面更靠近衬底的底表面。第三导电层和位线覆盖层形成在第一导电图案和第二导电图案上 并被图案化以形成第三导电图案和位线覆盖图案。依次堆叠在漏极区上的第二导电图案、 第三导电图案和位线覆盖图案构成第一位线结构。此外，依次堆叠在隔离区上的第一导电 图案、第三导电图案和位线覆盖图案构成第二位线结构。根据本专利技术构思的另一方面，制造半导体器件的方法包括在衬底中形成用于定义 有源区的隔离区。栅结构形成在衬底的第一方向上。栅结构以预定角度与有源区交叉。源 极区和漏极区形成在有源区中。第一导电层和第一掩模层形成在衬底上。第一导电层和第 一掩模层被选择性去除以形成具有暴露漏极区的孔的第一掩模图案和第一导电图案。第一 掩模图案和第一导电图案形成为覆盖源极区和隔离区。第二导电图案形成为仅填充第一导 电图案的孔的部分。第三导电层和第二掩模层形成在第一和第二导电图案上。第三导电层 和第二掩模层被图案化以形成漏极区上的第一位线结构和隔离区上的第二位线结构。第一 和第二位线结构构成在衬底的第二方向上延伸的位线。根据本专利技术构思的另一方面，制造半导体器件的方法包括形成字线，该字线以倾 斜角度与衬底中的有源区交叉。第一导电层和第一掩模层形成在衬底上并被图案化以形成 具有第一掩模层孔的第一掩模图案和具有第一导电层孔的第一导电图案，所述孔暴露有源区的部分。第一掩模层孔可以具有与第一导电层孔基本相同的直径。第一掩模图案被图案 化以暴露部分第一导电层。因此，形成了具有比第一导电层孔的直径大的第一掩模扩展孔。 第二导电层形成在第一导电层孔中。第二导电层的部分和第一导电图案的被第一掩模扩展 孔暴露的部分被去除，直到第二导电图案的顶表面与第一导电图案的保留在第一掩模扩展 孔中的部分的顶表面处于衬底的底表面之上相同的高度并且处于比第一导电图案的未暴 露部分的顶表面低的层面。第一掩模图案被去除，第三导电层形成在第一和第二导电图案 上。根据本专利技术构思的另一方面，制造半导体器件的方法包括在包括单元区(cell area)和周边区(peripheral area)的衬底上形成隔离区以定义有源区。掩埋栅结构形成 在单元区的衬底中以与有源区交叉。源极区和漏极区形成在单元区的有源区中。第一导电 层和第一掩模层形成在单元区和周边区中。第一导电层和第一掩模层在单元区中被图案化 以形成具有暴露漏极区的孔的第一掩模图案和第一导电图案。第二导电层形成为填充第一 掩模图案和第一导电图案的孔，第二导电层的部分被选择性去除以形成处于比第一导电图 案低的层面的第二导电图案。第一掩模图案被去除，第三导电层和第二掩模层形成在第一 和第二导电图案上。第三导电层和第二掩模层在单元区和周边区中图案化。因此，第二导 电图案、第三导电图案和第二掩模图案形成在单元区的有源区上，第一导电图案、第三导电 图案和第二掩模图案形成在单元区的隔离区上，周边第一导电图案、周边第三导电图案和 周边第二掩模图案形成在周边区的有源区上。根据本专利技术构思的另一方面，半导体器件包括衬底，其中多个有源区通过隔离区 定义并彼此隔离。第一位线结构包括依次堆叠在有源区上的第二导电图案、第三导电图案 和掩模图案。第二位线结构包括依次堆叠在隔离区上的第一导电层、第三导电图案和掩模 图案。第一位线结构的第三导电图案具有接头结构(tab structure)，该结构具有比第二位 线结构的第三导电图案大的宽度。 其它实施例的细节被包括在详细描述和附图中。附图说明如附图所示，本专利技术构思的前述和其它的特征以及优点将从对本专利技术构思的优选 实施例的更具体的描述而变得明显，附图中相似的附图标记在不同的视图中指代相同的部 件。附图不一定按比例，重点在于示出本专利技术构思的原理。在附图中图1是根据本专利技术构思的实施例的半导体器件的平面图；图2是沿图1的线A-A’、B-B，和P_P，截取的纵向截面图；图3是沿图1的线C-C’截取的纵向截面图；图4A至图4G是沿图1的线A_A’、B_B’和P_P’截取的纵向截面图，示出制造图 1-3的半导体器件的方法；图5A至图5G是沿图1的线C_C’截取的纵向截面图，进一步示出制造图1_3的半 导体器件的方法；图6是根据本专利技术构思的另一些实施例的半导体器件的平面图；图7A至图7E是沿图6的线D_D’截取的纵向截面图，示出制造图6的半导体器件 的方法；以及图8A至图8E是沿图6的线E-E’截取的纵向截面图，进一步示出制造图6的半导 体器件的方法。具体实施例方式现在将参照附图更充分地描述各个实施例，一些实施例在附图中示出。然而，这些 专利技术构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施例。而是，提供这些 实施例使得本公开透彻和完整，并将本专利技术构思充分传达给本领域技术人员。附图中，为了 清晰，层和区域的尺寸和相对尺寸可以被夸大。应当理解，当称一个元件或层在另一元件或层“上”、“连接到”或“耦接到”另一元 件或层时，它可以直接在另一元件或层上、直接连接到或耦接到另一元件或层，或者还可以 存在插入的元件或层。相反，当称一个元件“直接在”另一元件或层“上”、“直接连接到”或 “直接耦接到”另一元件或层时，不存在插入的元件或层。如此处所用的，术语“和/或”包 括一个或多个所列相关项目的任何及所有组合。应当理解，尽管这里可以使用术语第一、第二、第三等描述各种元件、组件、区域、 层和/或部分，但是这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅 用于将一个元件、组件、区域、层或部分与另一区域、层或部分区别开。因此，以下讨论的第 一元件、组件、区域、层或部分可以在不背离本专利技术构思的教导的前提下称为第二元件、组 件、区域、层或部分。为便于描述此处可以使用诸如“在...之下”、“在...下面”、“下(lower)”、 “在...之上”、“上(upper)”等空间相对性术语以描述如附图所示的一个元件或特征与另 一个(些)元件或特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取 向之外器件在使用或操作中的不同取向的。例如，如果附图中的器件翻转过来，被描述为 “在”本文档来自技高网...

【技术保护点】
１．一种制造半导体器件的方法，包括：在衬底的顶表面中形成隔离区以定义有源区；形成与所述有源区交叉的掩埋栅结构；在所述有源区中形成源极区和漏极区；在所述衬底的顶表面上形成第一导电图案，所述第一导电图案具有暴露所述漏极区的第一导电层孔；在所述第一导电层孔中形成第二导电图案以接触所述漏极区，所述第二导电图案的顶表面比所述第一导电图案的顶表面更靠近所述衬底的底表面；以及在所述第一导电图案和所述第二导电图案上形成第三导电层和位线覆盖层以及选择性去除所述第三导电层和所述位线覆盖层以形成第三导电图案和位线覆盖图案，其中依次堆叠在所述漏极区上的所述第二导电图案、所述第三导电图案和所述位线覆盖图案构成第一位线结构，依次堆叠在所述隔离区上的所述第一导电图案、所述第三导电图案和所述位线覆盖图案构成第二位线结构。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金大益，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR