本发明专利技术公开了一种半导体设备及相关方法的各个实施例。在一个示例性的实施例中，提供一种半导体装置，可以包括：芯片；划片通道，所述划片通道位于芯片周围；以及探针测试逻辑电路，所述探针测试逻辑电路用于在芯片上执行探针测试。所述探针测试逻辑电路位于划片通道的一部分。
【技术实现步骤摘要】
本专利技术的各个实施例涉及半导体装置以及相关方法。具体地，特定的示例性实施 例涉及。
技术介绍
半导体装置尤其是存储装置具有用于储存数据的存储核心。用于保证半导体装置 的正常操作以及用于执行测试的逻辑电路通常位于存储核心的外围区。用于执行测试的逻 辑电路可以包括用来测量内部电压电平或用来执行探针测试以检测缺陷单元的探针测试 逻辑电路。探针测试通常在半导体芯片为晶片形式时执行。图1是图示现有半导体装置的芯片布图的示意图。在图1所示的芯片中，用于执行 芯片的探针测试的探针测试逻辑电路15位于芯片的外围区PERI。用于保证半导体装置的 正常操作的逻辑电路11、12、13和14也位于芯片的外围区PERI。外围区PERI被由一个或 更多个存储体BANKO至BANK7所构成的存储核心包围，芯片的边缘区用作划片通道kribe Lane0在对晶片执行芯片的探针测试之后，通过沿着边缘区中的划片通道切割晶片并封装 芯片，可以制造出半导体装置。用于执行探针测试的探针测试逻辑电路除了在晶片上测试芯片的时候有用以外， 其它时候可能是毫无用处的。然而，由于探针测试逻辑电路通常位于放置了焊盘键合部分 和用于保证半导体装置的正常操作的逻辑电路的外围区PERI中，因此不能轻易地去除探 针测试逻辑电路。与此同时，最近开发出了将多个芯片层叠并封装在单个封装中的三维半导体装置 来增强半导体装置的集成度。由于两个或更多个芯片垂直地层叠，这样的三维半导体装置 可以在相同的空间中实现增大的集成度。此外，近来已使用了贯穿硅通孔(TSV)法，这种 TSV法形成穿过多个垂直层叠的芯片的硅通孔以彼此电连接。由于使用TSV法的半导体装 置垂直地穿过层叠的芯片并使层叠的芯片电连接，因此与使用放置在芯片边缘的键合引线 而使每个芯片电连接的半导体装置相比，可以有效地减少半导体装置的封装面积。当使用TSV时，虽然单个半导体装置可以通过层叠多个具有相同结构的芯片来形 成，但单个半导体装置通常是由一个用于控制整个半导体装置的操作的主芯片和多个用于 储存数据的从芯片构成的。如图1所示，主芯片可以包括位于芯片的外围区PERI中的逻辑 电路和焊盘。主芯片还可以包括存储核心。而从芯片只要包括存储核心、用于修复的逻辑 电路、以及用于TSV连接的逻辑电路就足够了。为了提高半导体装置的价格竞争力，使位于单个晶片上的芯片数量增加可能是重 要的。然而，根据上述的常规方法来制造从芯片可能并不能允许这样使晶片上的芯片总数量增加，因此不够经济。
技术实现思路
因此，本专利技术的各个实施例提供可以提升经济效益继而提升半导体装置的价格竞 争力的半导体装置和/或方法。特别是，特定的示例性实施例提供能使用于执行探针测试 的逻辑电路在完成探针测试之后被去除的半导体装置以及相关的方法，所述半导体装置以 及相关的方法相应地可以增加可供放置额外的芯片的晶片空间。为了实现根据本专利技术的目的的优点，如文中所实施并概括描述的，本专利技术的一个 示例性方面可以提供一种半导体装置，包括芯片；划片通道，所述划片通道位于芯片周 围；以及探针测试逻辑电路，所述探针测试逻辑电路用于在芯片上执行探针测试。根据另一 个方面，探针测试逻辑电路可以位于划片通道的一部分上。根据一些示例性的方面，一种半导体装置可以包括第一芯片；第二芯片；划片通 道，所述划片通道位于第一芯片与第二芯片之间；以及探针测试逻辑电路，所述探针测试逻 辑电路用于对第一芯片和第二芯片进行探针测试。探针测试逻辑电路可以位于划片通道 上。此外，划片通道和位于划片通道上的探针测试逻辑电路可以在完成探针测试之后被去 除。在另一个示例性的方面中，提供一种半导体装置，可以包括晶片上的芯片；划片 通道，所述划片通道位于晶片上并与所述芯片相邻，用于所述芯片与晶片上的相邻的芯片 分离；以及逻辑电路，所述逻辑电路用于在芯片上执行探针测试。逻辑电路可以位于划片通 道上，使得当沿着划片通道切割晶片而将芯片与相邻的芯片分离时，逻辑电路被去除。在又一个示例性的方面中，提供一种用于半导体装置的探针测试方法，可以包括 以下步骤提供包括共用探针测试逻辑电路的第一芯片和第二芯片的半导体装置；响应于 第一芯片选择信号而执行第一芯片的探针测试；响应于第二芯片选择信号而执行第二芯片 的探针测试；根据第一芯片的探针测试结果来修复第一芯片；根据第二芯片的探针测试结 果来修复第二芯片；以及去除探针测试逻辑电路。本专利技术的再一个示例性的方面可以提供一种制造半导体装置的方法。所述方法可 以包括以下步骤在晶片上提供第一芯片和第二芯片；提供用于对第一芯片和第二芯片执 行探针测试的逻辑电路，其中逻辑电路位于第一芯片与第二芯片之间的划片通道上；利用 逻辑电路而在第一芯片和第二芯片上执行探针测试；以及沿着划片通道切割晶片以使第一 芯片和第二芯片彼此分离。在一个示例性的方面中，当沿着划片通道切割晶片时，逻辑电路 可以被去除。本专利技术另外的目的和特点将在下列的说明中部分地作出描述，并且将部分地从说 明中明显地得出，或通过对本专利技术的实践来获知。通过在所附权利要求中具体指出的要素 及其组合，将实现并得到本专利技术的目的和特点。要理解的是，前述的概括说明和下列的详细说明都是示例性且仅用来说明的，并 非如权利要求所要求的那样对本专利技术进行限定。附图说明在此所附的附图构成此说明书的一部分，表示与本专利技术一致的各个实施例，并与说明书一起用来解释本专利技术的原理。图1是表示现有的半导体装置的芯片的布图的示意图。图2是表示与本公开一致的半导体装置的芯片的一个示例性布图的示意图。图3是表示与本公开一致的半导体装置的芯片的另一个示例性布图的示意图。图4是说明与本公开一致的半导体装置的一个示例性探针测试方法的流程图。具体实施例方式下面将详细参照与本公开一致的示例性实施例，这些示例性实施例的例子表示在 附图中。只要可能，在附图中使用相同的附图标记来标识相同或相似的部件。图2示意性地表示了与本专利技术的各个示例性方面一致的半导体装置的半导体芯 片Cl的示例性布图。参见图2，芯片Cl包括多个存储体ΒΑΝΚ0_Α至BANK7_A。芯片Cl还 包括与存储体ΒΑΝΚ0_Α至BANK7_A的操作相关的芯片操作逻辑电路110和120。如图2所 示，芯片操作逻辑电路110和120可以位于存储体ΒΑΝΚ0_Α至BANK7_A的旁边。在各个示 例性的实施例中，芯片操作逻辑电路110和120可以包括用于存储体ΒΑΝΚ0_Α至BANK7_A 的修复电路和用于TSV连接的逻辑电路，但并不局限于此。在图2所示的示例性实施例中，探针测试逻辑电路130位于芯片操作逻辑电路110 和120的旁边。探针测试逻辑电路130例如包括当构成半导体装置的芯片位于晶片上时将 探针测试使能的电路。探针测试包括诸如例如内部偏置测试和存储器单元(memory cell) 修复测试的各种类型的测试，但并不局限于此。相应地，探针测试逻辑电路130可以配置有 数据焊盘0至15、电压焊盘等。存储体以及芯片操作逻辑电路110和120被划片通道kribe Lane包围。划片通道kribe Lane作为用于将芯片Cl与位于晶片上的其它芯片分离的切 割部位。在本专利技术的一个示例性实施例中，如图2所示，在执行探针测试之后，探针测试逻 辑电路1本文档来自技高网...
【技术保护点】
１．一种半导体装置，包括：芯片；划片通道，所述划片通道位于所述芯片周围；以及探针测试逻辑电路，所述探针测试逻辑电路用于对所述芯片执行探针测试，其中，所述探针测试逻辑电路位于所述划片通道的一部分上。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：尹泰植，李锺天，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]
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