无外引脚的芯片堆叠封装构造制造技术

本实用新型专利技术公开一种无外引脚的芯片堆叠封装构造，其使用的一导线架具有数个第一接点及数个第二接点，其中所述数个第一接点先用以承载及电性连接一倒装型的第一芯片，接着再于所述第一芯片上另堆叠一打线型的第二芯片，所述第二芯片则通过数条导线与所述数个第二接点电性连接。由于在整体上使用了倒装型的第一芯片及第一接点，因此可在保持相同尺寸下，使所述芯片堆叠封装构造的底面积利用率扩增到最大，以增加单位面积的接点数量与密度；或者，也可在保持相同接点数量下，使所述芯片堆叠封装构造的整体尺寸尽可能的微型化。（*该技术在2021年保护过期，可自由使用*）

Chip stacked package structure without external pin

Stacked chip package structure of the utility model discloses a non external pin, the use of a lead frame having a plurality of first contact and a second contact number, wherein the number of first contact with the first to chip bearing and electrically connected with a flip chip type second, then on the first chip a dozen other stacking line, the second chip through several wires and the number of second contacts electrically connected. Since the first chip in the overall use of the flip chip and the first contact, therefore can be maintained in the same size, so that the bottom area of the stacked chip package structure using amplification rate to the maximum, to increase the contact number and density per unit area; or, can also be at the same number of contacts, so that the overall size of the the stacked chip package structure as far as possible miniaturization.

【技术实现步骤摘要】

本技术涉及一种无外引脚的芯片堆叠封装构造，特别是有关于一种由倒装芯 片与打线芯片堆叠而成的无外引脚的芯片堆叠封装构造。
技术介绍
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型 式的封装构造，其中各种不同的系统封装(system in package, SIP)设计概念常用于架 构高密度封装构造。一般而言，系统封装可分为多芯片模块(multi chip module，MCM)、 封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package,PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后， 再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可将其细分为堆叠芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述封装体上堆叠封装体(POP)的构造 是指先完成一具有基板的封装体，接着再于封装体的封装胶体上表面堆叠另一完整的第二 封装体，第二封装体会透过适当的转接元件(例如锡球)电性连接至封装体的基板上，因而 成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则是更进一步利 用另一封装胶体将第二封装体、转接元件及封装体的原封装胶体等一起包埋固定在封装体 的基板上，因而成为一复合封装构造。请参照图1及2所示，其分别揭示一种四方扁平无外引脚(quad flat no-lead, QFN)型的单芯片封装构造及多芯片封装构造，其中如图1所示的一种单芯片封装构造10主 要包含一导线架(Ieadframe) 11、一芯片12、数条导线13及一封装胶体14。所述导线架11 包含一芯片承座111及数个接点112，其中所述数个接点112以单组或多组方式环绕排列在 所述芯片承座111的周围。所述芯片12设置于所述芯片承座111上，且所述芯片12利用 所述数条导线13分别电性连接到所述数个接点112上。所述封装胶体14用以包埋保护所 述芯片12、导线13及所述导线架11的一部分表面，仅在所述封装胶体14的下表面裸露出 所述芯片承座111及所述数个接点112的下表面。因此，所述数个接点112的下表面通过 适当处理后，即可做为四方扁平无外引脚封装构造的输入/输出端子。再者，如图2所示的一种多芯片封装构造20主要包含一导线架(Ieadframe) 21、一 第一芯片22、一第二芯片23、数条第一导线M、数条第二导线25及一封装胶体26。所述导 线架21包含一芯片承座211及数个接点212，其中所述数个接点212以多组方式环绕排列 在所述芯片承座211的周围。所述第一芯片22设置于所述芯片承座211上，且所述第一芯 片22利用所述数条第一导线M电性连接到所述数个接点112上。所述第二芯片23堆叠 设置于所述第一芯片22上，且所述第二芯片23利用所述数条第二导线25电性连接到另一 组的数个接点212上。所述封装胶体沈用以包埋保护所述第一芯片12、第二芯片23、第一 导线M、第二导线25及所述导线架21的一部分表面，仅在所述封装胶体沈的下表面裸露 出所述芯片承座211及所述数个接点212的下表面。因此，所述数个接点212的下表面通 过适当处理后，即可做为四方扁平无外引脚封装构造的输入/输出端子。虽然图2所示的多芯片封装构造20因具有堆叠芯片及多组接点212而有利于达 到高接脚密度封装目的。然而，所述多芯片封装构造20在相同的底面积下，若要布置更多 的接点212数量，则会受限于所述芯片承座211占用空间的问题，而无法进一步再增加所述 接点212的布置数量。另一方面，当所述多芯片封装构造20扩大底面积来增加所述接点 212的组数(排数)时，将使得导线的打线(wire bonding)程序变得复杂及困难，也就是存 在导线过长、单一导线所需的弯折点变多，以及导线之间的交错排列复杂等技术问题，而相 对提高了耗材成本及设计困难度。同时，也不利于整体尺寸的微型化设计趋势。故，有必要提供一种无外引脚的芯片堆叠封装构造，以解决现有技术所存在的问 题。
技术实现思路
本技术的主要目的在于提供一种无外引脚的芯片堆叠封装构造，其使用的一 导线架具有数个第一接点及数个第二接点，其中所述数个第一接点先用以承载及电性连接 一倒装型的第一芯片，接着再于所述第一芯片上另堆叠一打线型的第二芯片，所述第二芯 片则通过数条导线与所述数个第二接点电性连接，由于在整体上使用了倒装型的第一芯片 及第一接点，因此可在保持相同尺寸下，使芯片堆叠封装构造的底面积利用率扩增到最大， 以增加单位面积的接点数量与密度；或者，也可在保持相同接点数量下，使芯片堆叠封装构 造的整体尺寸尽可能的微型化。本技术的次要目的在于提供一种无外引脚的芯片堆叠封装构造，其中所述数 个第一接点相对具有较小的高度，以便减少芯片堆叠封装构造的整体外观高度；同时，所述 数个第二接点相对具有较大的高度，以便减少芯片堆叠封装构造的打线长度及成本。为达成本技术的前述目的，本技术提供一种无外引脚的芯片堆叠封装构 造，其中所述芯片堆叠封装构造包含一导线架，具有数个第一接点及数个第二接点，所述 第二接点围绕排列在所述第一接点的周围；一第一芯片，位于所述第一接点上，且所述第一 芯片通过数个凸块分别电性连接于所述第一接点；一第二芯片，堆叠于所述第一芯片上，且 所述第二芯片通过数条导线分别电性连接于所述第二接点；以及，一封装胶体，包覆保护所 述第一芯片、第二芯片、凸块、导线及导线架，其中所述封装胶体的一下表面裸露所述第一 接点的一下表面及所述第二接点的一下表面。在本技术的一实施例中，所述第一芯片具有一第一有源表面(下表面)朝向 所述第一接点，所述第一有源表面具有数个第一焊垫通过所述数个凸块分别电性连接于所 述第一接点。在本技术的一实施例中，所述第二芯片具有一第二有源表面(上表面)相对 远离所述第一芯片，所述第二有源表面具有数个第二焊垫通过所述数条导线分别电性连接 所述第二接点。在本技术的一实施例中，所述第二接点的高度相对大于所述第一接点的高度。在本技术的一实施例中，所述第二接点的高度介于所述第一接点的高度与所 述第一芯片的高度之间。在本技术的一实施例中，所述第一接点的横截面尺寸相对小于所述第二接点的横截面尺寸。在本技术的一实施例中，各二相邻所述第一接点的最小间距相对小于各二相 邻所述第二接点的最小间距。在本技术的一实施例中，所述第一芯片的数量为至少二个；或者，所述第二芯 片的数量为至少二个。再者，本技术提供另一种无外引脚的芯片堆叠封装构造，其中所述芯片堆叠 封装构造包含一导线架，具有数个第一接点及数个第二接点，所述第二接点围绕排列在所 述第一接点的周围，且所述第二接点的高度相对大于所述第一接点的高度，且所述第一接 点的横截面尺寸相对小于所述第二接点的横截面尺寸；一第一芯片，位于所述第一接点上， 且所述第一芯片通过数个凸块分别电性连接于所述第一接点；一第二芯片，堆叠于所述第 一芯片上，且所述第二芯片通过数条导线分别电性连接于所述第二接点；以及，一封装胶 体，包覆保护所述第一芯片、第二芯片、凸块、导线及导线架，其中本文档来自技高网...

【技术保护点】
１．一种无外引脚的芯片堆叠封装构造，其特征在于：所述无外引脚的芯片堆叠封装构造包含：一导线架，具有数个第一接点及数个第二接点，所述第二接点围绕排列在所述第一接点的周围；一第一芯片，位于所述第一接点上，且所述第一芯片通过数个凸块分别电性连接于所述第一接点；一第二芯片，堆叠于所述第一芯片上，且所述第二芯片通过数条导线分别电性连接于所述第二接点；以及一封装胶体，包覆保护所述第一芯片、第二芯片、凸块、导线及导线架，其中所述封装胶体的一下表面裸露所述第一接点的一下表面及所述第二接点的一下表面。

【技术特征摘要】

【专利技术属性】
技术研发人员：包锋，
申请(专利权)人：苏州日月新半导体有限公司，
类型：实用新型
国别省市：32