堆叠半导体封装制造技术

一种堆叠半导体封装，包括支撑半导体芯片模块的主基板，其中该半导体模块包括至少两个子半导体芯片模块，子半导体芯片模块每一个都具有其中埋设第一半导体芯片的子基板和堆叠在子基板上的至少两个第二半导体芯片。

Stacked semiconductor package

A stacked semiconductor package includes a main substrate supporting the semiconductor chip module, wherein the semiconductor module comprises at least two sub sub module of semiconductor chip, semiconductor chip module each having the laying of the first semiconductor chip stacked on the substrate and sub sub substrate at least two of the second semiconductor chip.

【技术实现步骤摘要】

本专利技术涉及半导体封装技术，特别是，涉及堆叠半导体封装。
技术介绍
在半导体工业中，用于半导体装置的封装技术一直在不断发展，以满足小型化和高性能的要求。近来，已经开发了能够满足小型化、高性能和安装效率要求的各种堆叠半导体封装技术。述语“堆叠”在半导体工业方法中是指垂直设置至少两个半导体芯片或者半导体封装的技术。在存储装置的情况下，通过采用堆叠技术，能够实现产品的存储容量大于通过通常半导体集成工艺可实现的容量，并且可以改善安装面积利用效率。然而，为了制造堆叠半导体封装，半导体芯片应当逐个垂直设置。随着半导体芯片堆叠数量的增加，制造堆叠半导体封装所需时间加长，并且必要工艺数量增加。再者，如果在任何一个半导体制造工艺中发生失效，则对应的半导体封装被分类为不良品。因此，在堆叠半导体封装中，发生失效的可能性随着芯片/封装数量增加而增加。例如，如果要堆叠十六个芯片，则芯片附着工艺和引线接合工艺每一个都应当执行十六次。因此，加长了封装制造时间，而且，如果多个工艺中任何一个发生失效，则对应的半导体封装被分类为不良品。就是说，在堆叠半导体封装中，出现失效的可能性成为重要问题。此外，因为所有堆叠的半导体芯片都应当与一个基板连接，所以由于半导体芯片中结合焊盘的位置、半导体芯片在基板上的位置、控制器芯片的存在以及基板的面积方面的限制，可能难于或者基本上不可能设计基板。例如，基板的连接焊盘可能仅形成在半导体芯片的两侧，可能不能形成与控制器芯片连接的连接焊盘。而且，如果增加要堆叠的半导体芯片的数量，则用于连接半导体芯片与基板的连接配线需要很长。在此情况下，如果增加连接配线的长度，则出现诸如连接配线间短路或者配线废料的缺陷的可能性增加。当完成封装制造后执行测试时，如果在一个半导体芯片中发生失效，则在封装中可能是良品的所有其它半导体芯片也需要被丢弃，导致半导体芯片良品的浪费以及生产时间的浪费。
技术实现思路
本专利技术的实施例涉及堆叠半导体封装，其具有能够缩短制造时间、减少工艺数量和减少失效发生的结构。在本专利技术的一个实施例中，堆叠半导体封装包括半导体芯片模块和主基板，该半导体芯片模块包括至少两个子半导体芯片模块，该子半导体芯片模块每一个都具有子基板和至少两个半导体芯片，该子基板具有其上形成有第一子连接焊盘的第一表面和与第一表面背离的第二表面，并且在该子基板中埋设具有与第一子连接焊盘连接的第一结合焊盘的第一半导体芯片，该至少两个半导体芯片堆叠在第一表面上并且每一个都具有与第一子连接焊盘连接的第二结合焊盘，该主基板支撑半导体芯片模块，并且具有与各第一子连接焊5盘连接的主连接焊盘。子基板可以包括支撑层，附着到第一半导体芯片的第二表面，该第一半导体芯片的第二表面与第一半导体芯片的在其上设置第一结合焊盘的第一表面背离；凸块，形成在第一结合焊盘之上，并且连接第一结合焊盘与第一子连接焊盘；绝缘层，覆盖支撑层的上表面以及第一半导体芯片，暴露凸块的上端，并且支撑第一子连接焊盘；阻焊剂，形成在绝缘层之上以暴露第一子连接焊盘。第二半导体芯片可以堆叠为彼此偏移，从而暴露各第二结合焊盘。 第一子连接焊盘和各第二结合焊盘可以通过连接配线彼此连接。第一子连接焊盘和主连接焊盘可以通过连接配线彼此连接。堆叠半导体封装还可以包括控制器芯片，附着到半导体芯片模块上，并且具有第三结合焊盘，该第三结合焊盘与构成半导体芯片模块的子半导体芯片模块中的任何一个子半导体芯片模块的第一子连接焊盘连接。第三结合焊盘和第一子连接焊盘可以通过连接配线彼此连接。包括在子半导体芯片模块中的至少一个子半导体芯片模块的子基板可以包括第二子连接焊盘，形成在第一表面之上并且与主连接焊盘连接；控制器芯片，在第一半导体芯片的一侧与第一半导体芯片一起埋设，并且具有与第二子连接焊盘连接的第三结合焊盘。包括控制器芯片的子基板可以包括支撑层，附着到第一半导体芯片的第二表面， 该第一半导体芯片的第二表面与第一半导体芯片的在其上设置有第一结合焊盘的第一表面背离；第一凸块，形成在第一结合焊盘之上并且连接第一结合焊盘与第一子连接焊盘； 第二凸块，形成在第三结合焊盘之上并且连接第三结合焊盘与第二子连接焊盘；绝缘层，覆盖支撑层的上表面以及第一半导体芯片和控制器芯片，暴露第一和第二凸块的上端，并且支撑第一和第二子连接焊盘；阻焊剂，形成在绝缘层之上，以暴露第一和第二子连接焊盘。主连接焊盘和第二子连接焊盘可以通过连接配线彼此连接。第二子连接焊盘和第三结合焊盘可以通过连接配线彼此连接。在本专利技术的另一个实施例中，堆叠半导体封装包括主基板，具有在其上形成主连接焊盘的上表面和与上表面背离的下表面；至少两个第一半导体芯片，堆叠在该上表面之上，并且具有与主连接焊盘连接的第一结合焊盘；至少一个子半导体芯片模块，堆叠在第一半导体芯片之上，该子半导体芯片模块具有子基板和至少两个第三半导体芯片，该子基板具有第一表面和与该第一表面背离的第二表面，子连接焊盘形成在第一表面上且与主连接焊盘连接，并且在该子基板中埋设有第二半导体芯片，该第二半导体芯片具有与子连接焊盘连接的第二结合焊盘，该至少两个第三半导体芯片堆叠在第一表面之上，并且具有与该子连接焊盘连接的第三结合焊盘。子基板可以包括支撑层，附着到与该第二半导体芯片的在其上设置该第二结合焊盘的一个表面背离的该第二半导体芯片的另一个表面；凸块，形成在该第二结合焊盘之上，并且连接该第二结合焊盘与该子连接焊盘；绝缘层，覆盖该支撑层的上表面以及该第二半导体芯片，暴露该凸块的上端，并且支撑该子连接焊盘；阻焊剂，形成在该绝缘层之上，以暴露该子连接焊盘。第一半导体芯片可以堆叠为彼此偏移，从而暴露第一结合焊盘。主连接焊盘和第一结合焊盘可以通过连接配线彼此连接。子连接焊盘和主连接焊盘可以通过连接配线彼此连接。第三半导体芯片可以堆叠为彼此偏移，从而暴露第三结合焊盘。子连接焊盘和各第三结合焊盘可以通过连接配线彼此连接。附图说明图1是示出根据本专利技术第一实施例的堆叠半导体封装的截面图。图2是示出图1所示的子半导体芯片模块的结构的示意图。图3是示出根据本专利技术第二实施例的堆叠半导体封装的截面图。图4是示出根据本专利技术第三实施例的堆叠半导体封装的截面图。图5A是示出在图4中带有子基板的子半导体芯片模块的结构的示意图，其中该子基板中没有埋设控制器芯片。图5B是示出在图4中带有子基板的子半导体芯片模块的结构的示意图，其中该子基板中埋设有控制器芯片。图6是示出根据本专利技术第四实施例的堆叠半导体封装的截面图。 具体实施例方式在下文，将参考附图详细描述本专利技术的具体实施例。这里应当理解的是，附图不一定是按比例绘制的，并且在某些情况下比例可能被扩大，以便更加清晰地表示本专利技术的某些特征。图1是示出根据本专利技术第一实施例的堆叠半导体封装的截面图，而图2是示出图 1所示的子半导体芯片模块的结构的示意图。参考图1，根据本专利技术第一实施例的堆叠半导体封装100包括半导体芯片模块 110、主基板120和第一连接构件130。堆叠半导体封装100还可以包括包封构件140和外部连接端子150。半导体芯片模块110包括至少两个子半导体芯片模块200。在本实施例中，半导体芯片模块110包括四个子半导体芯片模块200。参考图2，每一个子半导体芯片模块200都包括其中埋设有第一本文档来自技高网...

【技术保护点】
１．一种堆叠半导体封装，包括：半导体芯片模块，至少包括两个子半导体芯片模块，所述子半导体芯片模块每一个都具有子基板以及堆叠在所述子基板上的至少两个第二半导体芯片，在所述子基板中埋设有第一半导体芯片；以及主基板，支撑所述半导体芯片模块。

【技术特征摘要】
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【专利技术属性】
技术研发人员：裵振浩，金基永，南宗铉，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR