集成电路元件及其形成方法技术

本发明专利技术一实施例提供一种集成电路元件及其形成方法，该集成电路元件包括：一中介层，大抵不具有集成电路元件，其中该中介层包括：一基底，具有一第一侧及相反于该第一侧的一第二侧；多个穿基底导电结构，位于该基底之中；一第一内连线结构，位于该基底的该第一侧上，且电性耦接至至少一所述多个穿基底导电结构；以及一第二内连线结构，位于该基底的该第二侧上，且电性耦接至至少一所述多个穿基底导电结构；一第一芯片，接合于该第一内连线结构之上；以及一第二芯片，接合于该第二内连线结构之上。本发明专利技术的实施例可避免可能造成的合格率损失。此外，流程时间可减少。

Integrated circuit element and method of forming the same

One embodiment of the present invention provides an integrated circuit element and method of forming the integrated circuit element includes a intermediary layer, mostly with an integrated circuit component, wherein the intermediate layer includes: a substrate, having a first side opposite to the first side and a second side; a plurality of conductive substrate wear structure at the substrate; a first interconnect structure, on the base of the first side, and is electrically coupled to at least one of the plurality of conductive substrate in structure; and a second interconnect structure, the second side in the substrate, and is electrically coupled to at least one of the plurality of wear the substrate conducting structure; a first chip, coupled with the first interconnect structure; and a second chip interconnect structure bonded to the second above. Embodiments of the present invention can avoid possible loss of conformity rates. In addition, the process time can be reduced.

【技术实现步骤摘要】

本专利技术涉及集成电路，且特别涉及包含中介层(interposers)的三维集成电路 (three-dimensional integrated circuits，3DICs)及其形成方法。
技术介绍
自从集成电路的专利技术起，半导体工业已经历持续的快速成长，这是由于各种电子元件(即，晶体管、二极管、电阻元件、电容元件等)的整合密度的持续增进。占最大原因地， 此整合密度的增进来自于最小特征尺寸(minimum feature size)的一再缩小化，其允许了更多元件整合至所给予的芯片面积中。这些整合增进实际上为实质二维的，其中所整合的元件所占的体积实质于半导体晶片的表面上。虽然，微影工艺的显著的增进已于二维集成电路制作中造成相当大的进步， 但在二维中所能达到的密度有着物理限制。这些限制其中之一为制造这些元件所需的最小尺寸。并且，当更多的元件放进一芯片中时，需要更多复杂的设计。另一附加限制是因为随着元件数目的增加，元件间的内连线的数目与长度随的而显著增加。当内连线的长度与数目增加时，电路的电阻电容延迟(RC delay)与功率损耗(power consumption)也都增加。因而形成了三维集成电路(3DICs)，其中可堆叠两芯片，其于其中一芯片中形成有穿硅导电结构(through-silicon vias,TSVs)以将另一芯片连接至封装基板。穿硅导电结构常常在前端工艺(front-end-of-line，FE0L)(其中形成了元件，例如，晶体管)之后形成，且还可能在后端工艺(back-end-of-line，BE0L)(其中形成了内连线结构)之后形成。 这可能造成已形成的芯片的合格率损失。再者，既然穿硅导电结构是在集成电路形成之后才形成，制造的流程时间也会拉长。
技术实现思路
为克服上述现有技术的缺陷，本专利技术一实施例提供一种集成电路元件，包括一中介层，大抵不具有集成电路元件，其中该中介层包括一基底，具有一第一侧及相反于该第一侧的一第二侧；多个穿基底导电结构，位于该基底之中；一第一内连线结构，位于该基底的该第一侧上，且电性耦接至至少一所述多个穿基底导电结构；以及一第二内连线结构，位于该基底的该第二侧上，且电性耦接至至少一所述多个穿基底导电结构；一第一芯片，接合于该第一内连线结构之上；以及一第二芯片，接合于该第二内连线结构之上。本专利技术一实施例提供一种集成电路元件，包括一中介层，大抵不具有集成电路元件，其中该中介层包括一基底，具有一第一侧及相反于该第一侧的一第二侧；多个穿基底导电结构，位于该基底之中；一第一内连线结构，位于该基底的该第一侧上，且电性耦接至至少一所述多个穿基底导电结构；以及一开口，位于该基底之中，且邻接至少一所述多个穿基底导电结构；一第一芯片，接合于该第一内连线结构之上；以及一第二芯片，形成于该开口之中，且接合至该第一内连线结构之上。本专利技术一实施例提供一种集成电路元件的形成方法，包括提供一硅基底，大抵不具有集成电路元件；形成一穿基底导电结构，自该硅基底的一前侧穿过该硅基底至一预定深度；于该硅基底的该前侧上形成一第一内连线结构，其中该第一内连线结构包括至少一介电层及位于该至少一介电层中的金属结构；将一第一芯片接合至该第一内连线结构上； 自该硅基底的一背侧移除该硅基底以使该穿基底导电结构的一端露出；于该硅基底的该背侧上形成一第二内连线结构，且该第二内连线结构电性耦接至该穿基底导电结构的该端； 形成一开口，穿过该第二内连线结构及该硅基底，并到达该第一内连线结构的一表面；以及将一第二芯片接合至该开口中的该第一内连线结构的该表面上。本专利技术的实施例可避免因为于芯片中形成穿基底导电结构时所可能造成的合格率损失。再者，因为中介层晶片及相应的穿基底导电结构可形成于芯片已形成的时候，所以流程时间可减少。也揭示其他实施例。附图说明图IA-图II显示根据本专利技术实施例制造三维集成电路的工艺剖面图，其中芯片接合于中介层的两侧上。图2A-图2D显示根据本专利技术实施例制造三维集成电路的工艺剖面图，其中使用封装化合物以形成用以形成更多大凸块的平坦表面。图3A-图3C显示根据本专利技术实施例制造三维集成电路的工艺剖面图，其中使用虚置硅晶片以形成用以形成更多大凸块的平坦表面。图4A-图4E显示根据本专利技术实施例制造三维集成电路的工艺剖面图，其中一芯片位于中介层的开口之中。图5A-图5D显示根据本专利技术实施例制造三维集成电路的工艺剖面图，其中中介层中的穿基底导电结构具有不同的长度。其中，附图标记说明如下10 -、基底；12、32、58 内连线结构；14 -、金属线路；16 -、介层窗；18、25 介电层；20、20A、20B 穿基底导电结构；22,50 芯片；23、52、80 底胶；24 -、前侧(金属)凸块(或焊盘)26 -、承载基板；28 -、粘着层；34 -、介电层；36 -、凸块下金属层；38 -、背侧金属凸块；38A、38B、38B， 凸块；49 重布线路；54 封装化合物；56 深介层窗；60 切割胶带；62 线. 一入 ，66 虚置晶片；68 空腔；6970 氧化物层；72 表面；74 开口 ；76 光致抗蚀剂；8888A、88B 金属100 中介层晶片；LiL2 长度。具体实施例方式以下将详细说明本专利技术实施例的制作与使用方式。然应注意的是，本专利技术提供许多可供应用的专利技术概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本专利技术的特定方式，非用以限制本专利技术的范围。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。为了简单与清楚化，许多结构可能会绘成不同的尺寸。提供一种新颖的三维集成电路(3DIC)及其形成方法。将说明制造实施例的中间工艺步骤。将讨论实施例的变化。在通篇的图式与实施例中，相似的标号将用以标示相似的元件。请参照图1A，提供基底10。在通篇说明中，基底10及对应的内连线结构12及 32(未显示于图IA中，请参照图1D)将共同称作中介层晶片(interposer wafer) 1000基底10可由半导体材料形成，例如硅、硅锗、碳化硅、砷化镓、或其他常用的半导体材料。或者，基底10由介电材料形成。中介层晶片100大抵不具有集成电路元件，包含例如是晶体管及二极管的有源元件。此外，中介层晶片100可包括(或可不具有)例如是电容元件、电阻元件、电感元件、变容元件(varactors)、及/或其相似物的被动元件。前侧(front-side)内连线结构12形成于基底10之上。内连线结构12包括一或更多的介电层18及位于介电层18中的金属线路(metal lines) 14及介层窗(vias)16。在通篇的叙述中，中介层晶片100在图IA中朝上的一侧称作前侧，而朝下的一侧称作背侧。金属线路14及介层窗16称作前侧重布线路(front-side redistribution lines, RDLs) 再者，穿基底导电结构(through-substrate vias, TSVs)20形成于基底10中至预定深度，且可能穿过一些或全部的介电层18。穿基底导电结构20电性耦接至前侧重布线路(14/16)。接着，于中介层晶片100本文档来自技高网...

【技术保护点】
１．一种集成电路元件，包括：一中介层，大抵不具有集成电路元件，其中该中介层包括：一基底，具有一第一侧及相反于该第一侧的一第二侧；多个穿基底导电结构，位于该基底之中；一第一内连线结构，位于该基底的该第一侧上，且电性耦接至至少一所述多个穿基底导电结构；以及一第二内连线结构，位于该基底的该第二侧上，且电性耦接至至少一所述多个穿基底导电结构；一第一芯片，接合于该第一内连线结构之上；以及一第二芯片，接合于该第二内连线结构之上。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：胡宪斌，余振华，陈明发，林俊成，赖隽仁，林咏淇，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71