暴露管芯的方形扁平无引脚（QFN）封装制造技术

根据示例的实施方式，提供一种封装集成电路(IC)器件的方法。该方法包括：将引线框架设于载带，引线框架在载带上包括器件位置的阵列，以及包括围绕器件位置的垫座，以形成到多个有源器件管芯的电连接。将多个有源器件管芯设置在器件位置的阵列内的载带上，每个管芯包括接合垫，每个有源器件管芯经过背部研磨至预定的厚度，并在其下方一侧包括可焊导电表面。在接合垫上，多个有源器件被线接合到引线框架上的垫座。引线框架和线接合的有源器件被封装，并使可焊管芯背部和引线框架背部被暴露。

【技术实现步骤摘要】

本专利技术涉及一种集成电路（IC)封装。更具体地，本专利技术涉及具有减小的垂直外形 和暴露的下表面的QFN封装，提供增强的热性能。
技术介绍
电子工业持续依赖于半导体技术的进步以实现在更紧凑的面积上的更强功能的 器件。对于许多应用而言，实现更强功能的器件要求将许多电子器件集成进单一硅片中。由 于在硅片的每一给定面积上的器件的数目上升，制造过程变得更加困难。 很多种类的半导体器件被制造出来，它们在许多领域具有各种应用。这种基于硅 的半导体器件通常包括金属氧化物半导体场效应管（MOSFET)，例如P沟道MOS (PMOS)、N沟 道MOS (NMOS)以及互补型MOS (CMOS)晶体管、双极晶体管、BiCMOS晶体管。这类MOSFET器 件在导电栅与类似于硅的衬底之间包括绝缘材料，从而这些器件通常称为IGFET (绝缘栅 FET)。 在一个圆片衬底上制造出数个电子器件之后，特别的挑战在于为了它们自身的目 的而将这些器件封装起来。随着便携系统的复杂度提升，也存在着相应的减小组成系统的 单个元件的尺寸的需求，该系统通常铺设在印刷电路基板上。减小单个元件的尺寸的一种 方式是通过减小包含这些器件的封装的尺寸的技术。通常使用的封装是QFN (方形扁平无 引脚）封装，以减小贴装到系统印刷电路基板上的器件的垂直外形。然而，即使是使用这种 封装，QFN封装仍有需求进一步减小所占用的印刷电路基板空间。
技术实现思路
本专利技术解决了制造 QFN封装的半导体的挑战，该半导体具有较低的垂直外形，并 具有增强的热性能。这是通过管芯的背部在封装中被暴露而实现的。管芯的背部具有可焊 涂层，从而可以在管芯结和封装器件所贴附的印刷电路板之间实现最小的热阻。进一步地， 暴露的管芯背部提供了器件管芯与其所焊接的印刷电路板（PCB)之间的高度完整的电连 接。 在一种示例的实施方式中，提供一种封装集成电路（IC)器件的方法。该方法包 括，将引线框架设于载带，所述引线框架在所述载带上包括器件位置的阵列，以及包括围绕 所述器件位置的垫座，以形成到多个有源器件管芯的电连接。将多个有源器件管芯设置在 器件位置的阵列内，每个所述有源管芯包括接合垫，每个所述有源器件管芯在其下方一侧 包括可焊导电表面，并经过背部研磨至预定的厚度。利用导电接合，多个有源器件管芯的接 合垫被连接到引线框架的垫座。引线框架和导电性地接合的有源器件管芯利用模制材料封 装。本实施方式的另一特点在于，导电性接合可以选择线接合或者带接合。 根据另一种示例的实施方式，提供一种从半导体晶圆衬底封装集成电路（IC)器 件的方法，晶圆衬底包括上侧表面和下侧表面，上侧表面上定义多个有源器件管芯。该方法 包括：背部研磨晶圆衬底的下侧表面，至预定的厚度；向晶圆衬底的下侧表面施加可焊导 电表面；从晶圆衬底将多个有源器件管芯分离出来，每个有源器件管芯包括接合垫，接合垫 提供到有源器件管芯中电路元件的电连接；以及将有源器件设置到封装结构。 在一种示例的实施方式中，提供一种装配于QFN封装的MOSFET集成电路（IC)器 件，该IC包括有源器件管芯，在其下侧包括可焊导电表面，并经过背部研磨至预定厚度，以 及包括上侧表面，所述有源器件管芯包括漏极、源极和栅极。漏极可通过下侧表面连接。引 线框架结构围绕所述有源器件管芯，所述引线框架结构包括在上侧表面的垫座，以及与上 侧表面相反的相应的下侧表面；有源器件管芯的源极与栅极连接到引线框架结构的上侧表 面上分别的垫座。封材包封有源器件管芯和引线框架结构，可焊导电表面和引线框架结构 的下侧表面被暴露，并彼此共面。其他的特点是，源极和栅极通过线接合或带接合连接到分 别的垫座。 以上的
技术实现思路
并不代表本专利技术的下述的各实施方式或其方面。本专利技术的其他方 面和示例的实施方式如以下附图及其说明所述。【附图说明】 以下将结合附图对于本专利技术的实施方式进行进一步详细地描述，其中： 图1是根据本专利技术的示例的封装过程的流程图； 图2A-2E是根据本专利技术装配的暴露管芯的QFN封装的侧视图；以及 图3为暴露管芯的QFN封装的示例的实施方式，其中封装的器件具有为增强与模 制材料的机械锚固而定义的形状； 图4A-4E是根据本专利技术装配的暴露管芯的BGA封装的示例的实施方式；以及 图5是根据本专利技术装配的分离的暴露管芯的BGA封装的示例的实施方式。 以下将通过附图中示例的说明详细阐述本专利技术的细节，本专利技术亦可适用各种变通 与修饰。然而，应当理解的是，本专利技术不局限于所描述的特定实施方式。相反地，意欲覆盖 所有落入包括定义在权利要求中的各方面中的本专利技术的所有修改、等同和替换。【具体实施方式】 本专利技术被发现在减小安装在QFN封装中的FET器件的垂直外形是有效的。此外， 在FET处于导通状态，漏/源电阻（例如R dscJ得以减小。Rdsm尽可能低是所需要的，从而 可以减小封装内部的电能损失。这些器件可能预期耗散大约IOOmW至约5W，或者更多。研 磨背部金属的程度会影响R dsm和最终器件产品的热阻。在一种示例的工艺中，圆片被研磨 到大约200 μ m。为进一步减小Rdsm和热阻，在另一示例的工艺中，圆片的厚度可以被减小到 50 μπι，在此过程之后再施加背部金属。该金属厚度在数个微米级别。可以应用一个或多个 金属沉积工艺或者它们的组合（例如开始的溅射层通过镀的工艺增大厚度）。置于临时载 体上的无引脚封装的其他变化可以包括但不必要地限制为：高级方形扁平无引脚（aQFN)、 无引线平面阵列（Leadless Land Grid Array，LLGA)、热无引线阵列（Thermal Leadless Array，TLA)，电铸型平面阵列（electroforming type land grid array，EFLGA)、电铸方法 的转移引脚（transcription lead of electro forming method，TLEM)、高密度引线框阵列 (High Density Lead Frame Array，HLA)以及嵌入式晶圆球概阵列（embedded wafer ball grid array, effLB)〇 除了减小RDScin，在一些器件中，有期望地使下部的金属具有关键的信号需求，其中 稳定的接地或电压参考是必要的（例如避免接地反弹）。下部金属横穿器件管芯的背部提 供统一的电势。该电势可以通过PCB地或电压层来定义。进一步地，本专利技术避免使用散热 器来装到器件或QFN封装上，因为器件管芯的下部与PCB直接接触，PCB提供了一个大的区 域，热量可以在此得到耗散。 在本专利技术中，管芯的背面在晶圆级时通过可焊接表面（如NiAu、Cu、NiAg等）进行 覆盖。可以使用可焊的表面，只要其可焊性不随工艺条件退化、并且可以在封装和客户使用 之间保存足够长的时间。可靠的可焊接表面对于成功的封装工艺而言是一个组成部分。 伴随着更加环境友好型的材料趋势，有铅（Pb)焊料的使用逐步停止，无铅替代物 已经被提到台前，广泛应用在封装焊接到PCB上。相反地，在功率封装的管芯贴装材料上， 还没有提出对于锡铅（SnPb)焊料的好的替代物。根据本专利技术的功率封装，由于在封装组成 上不使用SnPb焊料，将符合无铅本文档来自技高网...

【技术保护点】
一种封装集成电路(IC)器件的方法，其特征在于，所述方法包括：将引线框架附接到载带，所述引线框架在所述载带上包括器件位置的阵列，以及包括围绕所述器件位置的垫座，以形成到多个有源器件管芯的电连接；将多个有源器件管芯设置在器件位置的阵列内，每个所述管芯包括接合垫，每个所述有源器件管芯在其下侧包括可焊导电表面，并经过背部研磨至预定的厚度；导电性地将多个有源器件管芯的接合垫接合到引线框架的垫座；以及封装引线框架和导电性地接合的有源器件管芯。

【技术特征摘要】
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【专利技术属性】
技术研发人员：埃米尔·凯西·伊斯雷尔，莱奥那德思·安托尼思·伊丽沙白·范吉莫特，洛尔夫·安科约科伯·格罗恩休斯，
申请(专利权)人：恩智浦有限公司，
类型：发明
国别省市：荷兰;NL