The invention provides a method for manufacturing a semiconductor device, includes providing a front-end device layer; forming a layer of etch stop layer on the surface of the front-end device layer; stop layer on the surface of the formed layers between the etching dielectric layer; first mask etching on the interlayer dielectric layer and the the etch stop layer, forming a first through hole; a first metal layer is formed on the first through hole; on the first metal layer and the surface of the interlayer dielectric layer is formed on a first layer; a second metal layer is formed on the surface of the first layer; forming a second transition layer on the surface of the second the metal layer; the second mask, followed by etching second layer, second layer and a first metal transition layer; on the interlayer dielectric layer and the surface of the second transition layer form a passivation layer; using A third mask is used to etch the passivation layer above the second transition layer to form a passivation layer through hole.
【技术实现步骤摘要】
本专利技术涉及半导体制造工艺，特别涉及。
技术介绍
高端微处理芯片的性能越来越受到互连布线中的信号传送延迟的限制，该互连布 线用来在该芯片中的各设备间保持连接。在通常称之为后端工艺(BEOL)的互连中，这些导 线中的延迟通过与之相关的电阻R和电容C的乘积来表示。随着芯片集成度的不断提高，铜 已经取代铝成为超大规模集成电路制造中的主流互连技术。作为铝的替代物，铜导线可以 降低互连阻抗，降低功耗和成本，提高芯片的集成度、器件密度和时钟频率。当通过在BEOL 布线中采用铜代替铝来减少R时，C的减少可以通过减少环绕互连布线的绝缘介质的介电 常数来实现。已经采用将金属间电介质(IMD)从二氧化硅(介电常数k约为4)改变成更 低k的IMD，如氟代二氧化硅(k约为3. 6)和由CVD或在膜上旋涂形成的有机硅酸盐(k大 约在2. 7 3. 2)，以进一步降低BEOL的电容。在制作半导体互连结构的工艺中，最后一层 图案化的铝层形成阵列的铝垫层为输入/输出(I/O)或者电源/接地信号提供连接。传统的制作互连结构的方法如图IA至IF所示。首先，如图IA所示，提供一前端器件层101，...
【技术保护点】
１．一种制作半导体器件的方法，包括步骤：提供一前端器件层；在所述前端器件层的表面形成一层刻蚀停止层；在所述刻蚀停止层的表面形成一层层间介质层；采用第一掩膜对所述层间介质层以及所述刻蚀停止层进行刻蚀，形成第一通孔；在所述第一通孔内形成第一金属层；在所述第一金属层以及所述层间介质层的表面形成第一过渡层；在所述第一过渡层的表面形成第二金属层；在所述第二金属层的表面形成第二过渡层；采用第二掩膜，依次刻蚀第二过渡层、第二金属层以及第一过渡层；在所述层间介质层以及所述第二过渡层的表面形成一层钝化层；采用第三掩膜在所述第二过渡层上方刻蚀钝化层，形成钝化层通孔。
【技术特征摘要】
【专利技术属性】
技术研发人员：张庆勇，周儒领，黄淇生，詹奕鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]
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