本发明专利技术的一种P型MOS存储单元包括：在衬底中依次布置的源极有源区、栅极有源区、以及漏极有源区；在从源极有源区至漏极有源区的方向上，在衬底上依次布置第一浮栅极、选择栅极、以及第二浮栅极；布置在第一浮栅极上的第一控制栅极；以及布置在第二浮栅极上的第二控制栅极。本发明专利技术通过调整P型M0S存储单元的结构，消除了干扰并减小了尺寸。
【技术实现步骤摘要】
本专利技术涉及存储器设计领域，更具体地说，涉及一种闪存存储器中使用的P型MOS 存储单元。
技术介绍
在存储器(尤其是闪存)的设计中，对组成存储器的存储单元的设计是一个很重 要的环节；原因在于，存储单元的性能决定了存储器总体性能，并且存储单元的尺寸也觉得 了存储器总体尺寸。现有技术提出了一种如图1所示的P型存储单元的结构，该P型存储单元的结构 具有尺寸较小的优点。其中，存储单元包括布置在衬底P-Sub中的N阱中的源极有源区S、 中间有源区D*、漏极有源区D ；并且在源极有源区S和中间有源区D*之间的区域的上部布 置了浮栅极re和控制栅极CG，在中间有源区D*和漏极有源区D之间的区域的上部布置了 选择栅极SG，并且选择栅极SG与字线连接，而漏极有源区D与位线BL连接。图2示出了在编程时选择了图1所示的P型存储单元的情况的示意图，在此状态 下，字线和位线均被选择，图中从中间有源区D*至浮栅极re的斜线箭头表示了通过能带隧 穿感应热电子注入来进行编程的状态。其中，在控制栅极CG上施加了 8V的正向电压+HV， 在选择栅极SG上施加了 -8V的负向电压-HV，在位线BL上施加了 -6V的负向电压-HV。图3示出了在编程时未选择图1所示的P型存储单元的情况的示意图。其中，在 控制栅极CG上施加了 8V的正向电压+HV，在选择栅极SG上施加了 OV的电压，在位线BL上 施加了 -6V的负向电压-HV。图4示出了对图1所示的P型存储单元进行电擦除的示意图。其中，在控制栅极 CG上施加了 -9V的负向电压-HV，在选择栅极SG上施加了 IOV的正向电压HV，在位线BL上 施加了 IOV的正向电压HV，并且衬底和源极均接IOV的正向电压HV。图5示出了对图1所示的P型存储单元进行读取的示意图。其中，在控制栅极CG 上施加了 -1. 3V的负向电压-HV，在选择栅极SG上施加了 -1. 5V的负向电压-HV，在位线BL 上施加了 -2V的负向电压-HV，并且衬底和源极均接IOV的正向电压HV。上文仅示例性地说明了现有技术的存储单元结构，实际上可以从网络连 接 http://www.chingistek.com/resource_center/docs/pFLASH % 20Memory % 20Architecture% 20Advantage s% 202003% 2Epdf 获得该P型存储单元的进一步的细节。上述P型存储单元结构还是存在一些缺点，或者说需要改进的方面。具体地说，在 存储单元的实际工作过程中，由于源极有源区D与位线BL接通，当位线BL上施加较大电压 时，与位线BL相邻的选择栅极SG下的导电沟道会不期望地导通；为了避免这种扰动所带来 的选择栅极SG下的导电沟道不期望地被导通，从而避免存储单元的失效或者误操作，通常 需要将选择栅极SG下的栅极氧化层做得较厚，和/或增大选择栅极SG的长度以增大导电 沟道的长度。这样，就不可避免地增大了存储单元的尺寸，而且上述干扰还会影响存储单元 的性能。
技术实现思路
因此，本专利技术的一个目的是提供一种能够克服干扰并减小存储单元尺寸的P型存 储单元结构。根据本专利技术，提供了一种P型MOS存储单元包括在衬底中依次布置的源极有源 区、栅极有源区、以及漏极有源区；在从源极有源区至漏极有源区的方向上，在衬底上依次 布置第一浮栅极、选择栅极、以及第二浮栅极；布置在第一浮栅极上的第一控制栅极；以及 布置在第二浮栅极上的第二控制栅极。这样，位线不再与选择栅极相邻，而是与相叠的浮栅极和控制栅极相邻，并且消除 了中间有源区；从而器件尺寸大大减小。而且，相叠的浮栅极和控制栅极下面的导电沟道不 会像单个选择栅极下的导电沟道那样容易受到位线电压的影响，从而无需将栅极氧化层做 的很厚，也无需与位线相邻的栅极下的导电沟道做得很长，从而进一步减小了尺寸，而且器 件性能不会受到位线上的电压的影响。此外，由于左右两边的存储器件共用一个选择栅极， 因此进一步减小了单元存储空间所需要的芯片面积。在上述P型MOS存储单元中，第一浮栅极、第一控制栅极、选择栅极、第二浮栅极以 及第二控制栅极布置在所述栅极有源区上方。在上述P型MOS存储单元中，所述源极有源区与存储器的第一位线电连接。在上述P型MOS存储单元中，所述漏极有源区与存储器的第二位线电连接。在上述P型MOS存储单元中，所述第一控制栅极与存储器的第一字线电连接。在上述P型MOS存储单元中，所述第二控制栅极与存储器的第二字线电连接。在上述P型MOS存储单元中，所述源极有源区为P型掺杂的区域，所述栅极有源区 为N型掺杂的区域，以及所述漏极有源区为P型掺杂的区域。在上述P型MOS存储单元中，所述衬底为P型衬底，并且源极有源区、栅极有源区、 以及漏极有源区被布置在所述P型衬底中的N阱中。或者可选地，所述衬底为N型衬底，并 且源极有源区、栅极有源区、以及漏极有源区被直接布置在所述N型衬底中。在上述P型MOS存储单元中，所述P型MOS存储单元被有利地用于闪存存储器。附图说明图1示出了现有技术中的P型存储单元的结构的示意图。图2示出了在编程时选择了图1所示的P型存储单元的情况的示意图。图3示出了在编程时未选择图1所示的P型存储单元的情况的示意图。图4示出了对图1所示的P型存储单元进行电擦除的示意图。图5示出了对图1所示的P型存储单元进行读取的示意图。图6示出了根据本专利技术实施例的P型存储单元的结构的示意图。图7示出了在对图6所示的P型存储单元进行编程的情况的示意图。图8示出了对图6所示的P型存储单元进行电擦除的示意图。图9示出了对图6所示的P型存储单元进行读取的示意图。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。具体实施例方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内 容进行详细描述。图6示出了根据本专利技术实施例的P型存储单元的结构的示意图。如图6所示，P型MOS存储单元包括在衬底P-Sub中依次布置的源极有源区S、 栅极有源区、以及漏极有源区D ；即源极有源区S与漏极有源区D之间的区域就是栅极有源 区。所述源极有源区S为P型掺杂的区域，所述栅极有源区为N型掺杂的区域，以及所述漏 极有源区D为P型掺杂的区域。具体地说，在图6中，所述衬底为P型衬底，并且源极有源区S、栅极有源区、以及漏 极有源区D被布置在所述P型衬底中的N阱N-well中。在从源极有源区S至漏极有源区D的方向上(即图8的从左到右的方向上)，在衬 底P-Sub上依次布置第一浮栅极FG_L、选择栅极SG、以及第二浮栅极FG_R ；布置在第一浮 栅极FG_L上的第一控制栅极CG_L ；以及布置在第二浮栅极FG_R上的第二控制栅极CG_R。 从图中可以看出，第一浮栅极FG_L、第一控制栅极CG-_L、选择栅极SG、第二浮栅极FG_R以 及第二控制栅极CG_R基本上布置在所述栅极有源区上方。在将上述P型MOS存储单元应用至存储器作为存储单元时，使得源极有源区S与 存储器的第一位线BL_L电连接，使得漏极有源区D与存储器的第二位线BL_R电连接，并且 使得第一控制栅极CG_L与存储器的第一字线电连接，同时使得第二控制栅极与存储器的 第二字线电连接。由此可以看出，与图1所示的现有技术中的P型本文档来自技高网...
【技术保护点】
１．一种Ｐ型ＭＯＳ存储单元，其特征在于包括：在衬底中依次布置的源极有源区、栅极有源区、以及漏极有源区；在从源极有源区至漏极有源区的方向上，在衬底上依次布置第一浮栅极、选择栅极、以及第二浮栅极；布置在第一浮栅极上的第一控制栅极；以及布置在第二浮栅极上的第二控制栅极。
【技术特征摘要】
【专利技术属性】
技术研发人员：董耀旗，胡剑，李荣林，宗登刚，徐爱斌，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31
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