半导体存储器器件和存储器基元电压施加方法技术

一种半导体存储器器件包括：多个平行的字线；多个平行的位线，其被形成为与所述多个字线相交；以及多个存储器基元，其被设置在所述字线与所述位线的交叉处。每一个存储器基元使其一端连接到所述字线而另一端连接到所述位线。所述器件还包括驱动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取／写入的电压。所述器件还包括读出放大器电路，其被连接到所述多个位线并操作为读取／写入在所述存储器基元中存储的数据。所述器件还包括位线驱动辅助电路，其操作为基于由所述读出放大器电路从所述存储器基元读出的数据而选择性地调整所述多个位线上的电势。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储器器件，更具体而言，涉及用于在半导体存储器器件中补 偿存储器基元中的电压降的结构及其方法。
技术介绍
高度集成和精细构图的半导体集成电路需要在更小的区域中以更高的密度形成 部件。特别地，在半导体存储器中，一个重要课题为在更小的区域中以更高的密度形成部件 以使位单价的价格更低。然而，即使在现有技术的多值NAND闪速存储器或最低成本存储器中，伴随着制造 比例尺的减小而发生的加工困难和对场效应晶体管的限制使得难以比现在更多地降低成 本。另一方面，以更高的密度制造存储器部件的方法可以提供具有三维类型结构的存 储器基元(memory cell)，该存储器基元不使用场效应晶体管。这样的存储器基元可以包括 能够沿两个方向限制电流的二极管或非欧姆部件以及诸如相变存储器、电阻可变存储器以 及电导桥(conductance bridge)存储器的存储器部件。然而，在三维类型的基元中，字线或位线的电阻伴随着比例尺的减小而增加并引 起电压降。结果，作为一个大的问题，不能将精确的工作电压施加到所有存储器基元。因此， 不能将最小基元阵列单位制造得更大，从而几乎不能减小芯片尺寸。因此，存在对补偿存储器基元中的电压降的变化的技术的需求(例如，专利文件 1)。美国专利6，480，438
技术实现思路
技术问题本专利技术的一个目的为提供一种其存储器基元中的电压降得到补偿的高可靠性半 导体存储器器件。技术方案在一个方面中，本专利技术提供一种半导体存储器器件，包括多个平行的字线；多个 平行的位线，其被形成为与所述多个字线相交；多个存储器基元，其被设置在所述字线与所 述位线的交叉处，每一个存储器基元的一端连接到所述字线而另一端连接到所述位线；驱 动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取/写入的电压；读 出放大器(sense amplifier)电路，其被连接到所述多个位线并操作为读取/写入在所述 存储器基元中存储的数据；以及位线驱动辅助电路，其操作为基于由所述读出放大器电路 从所述存储器基元读出的数据而选择性地调整所述多个位线上的电势。在另一方面中，本专利技术提供一种半导体存储器器件，包括多个平行的字线；多个 平行的位线，其被形成为与所述多个字线相交；多个存储器基元，其被设置在所述字线与所述位线的交叉处，每一个存储器基元包括可变电阻器和串联连接到所述可变电阻器的二极 管，所述可变电阻器操作为将可逆设定的电阻存储为数据；驱动电路，其操作为跨过所述字 线和所述位线选择性地施加用于数据读取/写入的电压；读出放大器电路，其被连接到所 述多个位线并操作为读取/写入在所述存储器基元中存储的数据；以及驱动辅助电路，其 操作为基于由所述读出放大器电路从所述存储器基元读出的数据而选择性地调整线路上 的电势，所述线路包括所述多个字线和位线中的任何一个。在又一方面中，本专利技术提供一种存储器基元电压施加方法，其用于调整施加到存 储器基元的电压，所述存储器基元被设置在多个平行的字线与多个平行的位线的交叉处， 所述方法包括将特定的电压施加到选择的字线以通过读出放大器电路读取与所述选择的 字线相交的多个位线上的电势；在存储电路中存储由所述读出放大器电路读出的所述电势 作为存储器基元上的信息；基于存储在所述存储电路中的所述信息通过驱动位线驱动辅助 电路而选择性地将电压降补偿后的电压施加到所述多个位线，从而调整所述多个位线上的 电势。专利技术的效果根据本专利技术，可以补偿存储器基元中的电压降，从而提供高可靠性的半导体存储 器器件。附图说明图1为根据本专利技术的一个实施例的半导体存储器器件的框图；图2为根据同一实施例的半导体存储器器件中的存储器基元阵列的一部分的透 视图；图3为沿1-1’线截取并从图2的箭头方向观察的截面视图；图4为根据同一实施例的半导体存储器器件中的存储器基元阵列及其外围电路 的电路图；图5为示出了二值数据(binary data)情况下的存储器基元中的电阻分布和数据 的图；图6为波形图，其示出了同一实施例中的在数据写入时的选择信号/WS、BS以及写 脉冲WP、BP ；图7示意性示出了根据同一实施例的半导体存储器器件中的存储器基元阵列及 其外围电路；图8简要示出了根据同一实施例的半导体存储器器件中的用于一个位线的列控 制电路；以及图9为流程图，其示例了根据本实施例中的一个实施例的存储器基元电压施加方法。具体实施例方式下面将参考附图详细描述本专利技术的与半导体存储器器件相关的实施例。图1为根据本专利技术的一个实施例的非易失性存储器的框图。该非易失性存储器包括以矩阵形式设置的存储器基元的存储器基元阵列1，每一 个存储器基元包括稍后描述的电阻可变部件。在沿位线BL方向邻近存储器基元阵列1的 位置处设置列控制电路2。列控制电路2控制存储器基元阵列1中的位线BL以从存储器 基元擦除数据、在存储器基元中写入数据以及从存储器基元读出数据。在沿字线WL方向邻 近存储器基元阵列1的位置处设置字线驱动电路3。字线驱动电路3选择存储器基元阵列 1中的字线WL并施加为了从存储器基元擦除数据、在存储器基元中写入数据以及从存储器 基元读出数据所需的电压。数据I/O缓冲器4经由I/O线路而被连接到外部主机(未示出)，以接收写入数 据、接收擦除指令、提供读出数据以及接收地址数据和命令数据。数据I/O缓冲器4向列控 制电路2发送所接收的写入数据且从列控制电路2接收读出数据并将其提供到外部。从外 部向数据I/O缓冲器4供给的地址经由地址寄存器5而被发送到列控制电路2和字线驱动 电路3。从主机向数据I/O缓冲器4供给的命令被发送到命令接口 6。命令接口 6接收来自 主机的外部控制信号并确定向数据I/O缓冲器4供给的数据是写入数据、命令、还是地址。 如果该数据是命令，则该命令接口将其作为所接收的命令信号而传送到状态机7。状态机7 管理整个非易失性存储器以接收来自主机的命令、读取、写入、擦除并执行数据I/O管理。从主机向数据I/O缓冲器4供给的数据被传送到编码器/解码器电路8，编码器/ 解码器电路8的输出信号被供给到脉冲产生器9。根据输入信号，脉冲产生器9以特定的时 序(timing)提供具有特定电压的写入脉冲。在脉冲产生器9处产生的脉冲被传送到通过 列控制电路2和字线驱动电路3选择的任何线路。图2为存储器基元阵列1的一部分的透视图，图3为沿图2的线1-1’截取并从箭 头方向观察的一个存储器基元的截面视图。存在平行设置的多条第一线路或字线WL0-WL2，其与平行设置的多条第二线路或 位线BL0-BL2交叉。存储器基元MC设置在两种线路的每个交叉处并被夹在两种线路之间。 希望地，第一和第二线路由诸如^151、附51、&^1的耐热低电阻材料构成。存储器基元MC包括可变电阻器VR和非欧姆部件NO的串联电路，如图3所示。在施加电压时，可变电阻器VR可以通过电流、热或化学能来使电阻变化。在可变 电阻器VR的上表面和下表面上设置用作阻挡金属层和粘附层的电极ELI、EL2。电极的材 料可以包括 Pt、Au、Ag、TiAlN, SrRuO, Ru、RuN、Ir、Co、Ti、TiN、TaN、WN、LaNiO, Al、PtlrOx、 PtRhOx、Rh/TaAlN。还可插入能够实现均勻取向的本文档来自技高网...

【技术保护点】
一种半导体存储器器件，包括：多个平行的字线；多个平行的位线，其被形成为与所述多个字线相交；多个存储器基元，其被设置在所述字线与所述位线的交叉处，每一个存储器基元的一端连接到所述字线而另一端连接到所述位线；驱动电路，其操作为跨过所述字线和所述位线选择性地施加用于数据读取／写入的电压；读出放大器电路，其被连接到所述多个位线并操作为读取／写入在所述存储器基元中存储的数据；以及位线驱动辅助电路，其操作为基于由所述读出放大器电路从所述存储器基元读出的数据而选择性地调整所述多个位线上的电势。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：井上裕文，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]