感测存储器单元制造技术

本发明专利技术包括用于操作存储器单元的方法、装置、模块及系统。一个方法实施例包括将斜变电压（５０３）施加到存储器单元的控制栅极（５０５）及施加到模／数转换器（ＡＤＣ）（５０７）。一种方法的前述实施例还包括至少部分地响应于所述斜变电压何时致使所述存储器单元使感测电路跳脱（５１１）而检测所述ＡＤＣ的输出（５１５）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及半导体装置，且更明确地说，在一个或一个以上实施例中，涉及 感测多电平存储器单元。
技术介绍
通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在 许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存 储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器，等等。针对广泛范围的电子应用将快闪存储器装置用作非易失性存储器。快闪存储器装 置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。快闪存储器的用途包括用于个人计算机、个人数字助理(PDA)、数码相机及蜂窝式 电话的存储器。程序代码及系统数据(例如基本输入/输出系统(BIOS))通常存储于快闪 存储器装置中。此信息可在个人计算机系统等等中使用。两种常见类型的快闪存储器阵列架构为“NAND”及“NOR”架构，其如此称呼是由于 每一者的基本存储器单元配置以此布置的逻辑形式。NAND阵列架构将其浮动栅极存储器单元的阵列布置为矩阵，使得阵列的每一浮动 栅极存储器单元的栅极按行耦合到选择线。然而，每一存储器单元并不由其漏极直接耦合 到列感测线。而是，在源极线与列感测线之间，阵列的存储器单元串联耦合在一起(源极到 漏极)。呈NAND阵列架构的存储器单元可被编程到所要状态。即，可将电荷放置于存储 器单元的浮动栅极上或将电荷从存储器单元的浮动栅极移除，以将所述单元置于若干所存 储的状态。举例来说，单电平单元(SLC)可表示两个数字(例如，二进制状态)，例如，1或 0。快闪存储器单元还可存储两个以上数字状态，例如，1111、0111、0011、1011、1001、0001、 0101、1101、1100、0100、0000、1000、1010、0010、0110 及 1110。此类单元可称为多状态存储 器单元、多数字单元或多电平单元(MLC)。MLC可在不增加存储器单元数目的情况下允许制 造较高密度存储器，因为每一单元可表示一个以上数字，例如，位。MLC可具有一个以上编 程状态，例如，能够表示四个数字的单元可具有十六个编程状态。对于一些MLC来说，所述 十六个编程状态中的一者可为擦除状态。对于这些MLC来说，最低编程状态不被编程为高 于擦除状态，即，如果单元被编程到最低状态，则在编程操作期间其保持处于擦除状态而非 具有施加到所述单元的电荷。其它十五个状态可称为“非擦除”状态。感测操作(例如读取操作及编程验证操作)可涉及将电位施加到选定存储器单元 的控制栅极，且根据感测线电流确定所述单元是否传导。对于MLC，此感测操作可能要求施 加多个电位。举例来说，能够被编程到十六个状态的MLC可能要求对控制栅极施加十五个 不同电位以感测单元的状态。将施加到控制栅极的每一电位施加持续某一时间周期，例如， 10到20微秒，同时使载运电流的线稳定。对于要求施加十五个感测电位的单元来说，结果 可包括300微秒感测时间。归因于可能随处理循环及变化的温度而发生的斜坡率变化及斜坡值失真，使用电 压斜坡而非离散感测电压的其它感测操作可能导致错误的结果。随着将电压施加到选定存 储器单元的控制栅极，单元需要一定量的时间以传导。如果电压斜坡增加过快，则在电压斜 坡达到对应于较高编程状态的较高电平之前，选定单元可能没时间传导足以使读出放大器 跳脱的电荷。在此情形中，感测操作可能错误地报告单元已被编程到较高状态。附图说明图1为可与本专利技术的一个或一个以上实施例一起使用的非易失性存储器阵列的 一部分的示意图。图2A及图2B说明根据本专利技术的一个或一个以上实施例的感测电路的示意图。图3说明根据本专利技术的一个或一个以上实施例的感测电路的示意图。图4说明根据本专利技术的一个或一个以上实施例的感测操作。图5A提供说明根据本专利技术的一个或一个以上实施例的一种用于感测单元的方法 的流程图。图5B提供说明根据本专利技术的一个或一个以上实施例的一种用于感测单元的方法 的流程图。图6为具有根据本专利技术的一个或一个以上实施例操作的至少一个存储器装置的 电子存储器系统的功能框图。图7为具有根据本专利技术的一个或一个以上实施例的至少一个存储器装置的存储 器模块的功能框图。具体实施例方式本专利技术的一个或一个以上实施例提供用于操作存储器单元的方法、装置及系统。 一个方法实施例包括将斜变电压施加到存储器单元的控制栅极及施加到模/数转换器 (ADC)。一种方法的前述实施例还包括至少部分地响应于所述斜变电压何时致使所述存储 器单元使感测电路跳脱而检测所述ADC的输出。在本专利技术的以下详细描述中，参看形成本专利技术的一部分的附图，且在所述附图中 以说明的方式展示可如何实践本专利技术的一些实施例。足够详细地描述这些实施例以使所属 领域的技术人员能够实践本专利技术的实施例，且应理解，可利用其它实施例，且在不脱离本发 明的范围的情况下可做出过程、电学及/或结构改变。图1为非易失性存储器阵列100的一部分的示意图。图1的实施例说明NAND架 构非易失性存储器。然而，本文中所描述的实施例不限于此实例。如图1所示，存储器阵列 100包括选择线105-1、…、105-N及相交的感测线107-1、…、107-M。为了在数字环境中 易于寻址，选择线105-1、…、105-N的数目及感测线107-1、…、107-M的数目各自为2的 某一幂，例如，256条选择线乘以4，096条感测线。存储器阵列100包括NAND串109-1、…、109-M。每一 NAND串包括非易失性存储 器单元111-1、…、111-N，其各自定位于选择线105-1、…、105-N与局部感测线107-1、…、 107-M的交点处。每一 NAND串109-1、…、109-M的非易失性存储器单元111-1、-Ull-N 在源极选择门(SGS)(例如，场效应晶体管(FET)) 113与漏极选择门(SGD)(例如，FET) 119之间以源极到漏极的方式串联连接。源极选择门113定位于局部感测线107-1与源极选择 线117的交点处，而漏极选择门119定位于局部感测线107-1与漏极选择线115的交点处。如图1中说明的实施例所示，源极选择门113的源极连接到共用源极线123。源 极选择门113的漏极连接到对应NAND串109-1的存储器单元111_1的源极。漏极选择门 119的漏极在漏极触点121-1处连接到对应NAND串109-1的局部感测线107-1。漏极选择 门119的源极连接到对应NAND串109-1的最后存储器单元Ill-N(例如，浮动栅极晶体管) 的漏极。在一些实施例中，非易失性存储器单元111-1、…、Ill-N的构造包括源极、漏极、 浮动栅极或其它电荷存储层以及控制栅极。非易失性存储器单元111-1、…、Ill-N分别使 其控制栅极耦合到选择线105-1、…、105-N。一列非易失性存储器单元111-1、…、Ill-N 组成NAND串(例如，109-1、…、109-M)，其分别耦合到给定局部感测线(例如，107-1、…、 107-M)。一行非易失性存储器单元共同耦合到给定选择线(例如，105-1、…、105-N)。除 存储器单元串将在选择栅极之间并联耦合之外，将类似地安排NOR阵列架构。如所属领域的技术人员将了本文档来自技高网...

【技术保护点】
一种用于感测存储器单元（３１１－１５）的方法，其包含：将斜变电压（５０３）施加到所述存储器单元的控制栅极（５０５）；将所述斜变电压（５０３）施加到模／数转换器（ＡＤＣ）（５０７）；及至少部分地响应于所述斜变电压致使所述存储器单元传导（５１１）而检测所述ＡＤＣ的输出（５１５）。

【技术特征摘要】
【国外来华专利技术】US 2007-12-4 11/999,359一种用于感测存储器单元(311-15)的方法，其包含将斜变电压(503)施加到所述存储器单元的控制栅极(505)；将所述斜变电压(503)施加到模/数转换器(ADC)(507)；及至少部分地响应于所述斜变电压致使所述存储器单元传导(511)而检测所述ADC的输出(515)。2.根据前述权利要求中任一权利要求所述的方法，其中检测所述输出包括将所述ADC 的所述输出作为数据而锁存(516)。3.根据前述权利要求中任一权利要求所述的方法，其中所述方法包括将所述ADC的所 述所检测的输出与同所述存储器单元相关联的数据锁存器中的数据进行比较(513)。4.根据前述权利要求中任一权利要求所述的方法，其中所述方法包括至少部分地响应 于所述ADC的所述所检测的输出与所述数据锁存器中的数据的所述比较(513)指示所述存 储器单元已达到所要阈值电压(Vt)电平(515)而抑制所述存储器单元编程(517)。5.根据前述权利要求中任一权利要求所述的方法，其中所述方法包括针对每一状态将 所述斜变电压(502)施加到若干参考单元的控制栅极(504)。6.根据前述权利要求中任一权利要求所述的方法，其中所述方法包括将所述斜变电压 (502)施加到所述若干参考单元的控制栅极(504)，所述多个参考单元曾在与存储器单元 被编程到每一状态大体上相同的时间处被编程到每一状态。7.根据前述权利要求中任一权利要求所述的方法，其中所述方法包括使用参考逻辑 (695)在电压斜坡(457)致使被编程到特定状态的特定百分比的若干参考单元使感测电路 跳脱(510)的时间点处调整所述ADC的所述所检测的输出(512)以反映所述特定状态的数 字当量。8.根据前述权利要求中任一权利要求所述的方法，其中检测包括当所述存储器单元在 所述时间点处针对所述特定状态已使所述感测电路跳脱时，将所述ADC的所述经调整的输 出作为用于所述存储器单元的数据而锁存(516)。9.一种用于感测存储器单元(631)的阵列的方法，其包含将斜变电压(457)作为输入施加到模/数转换器(ADC) (690)；至少一个选择线，以作为至少一个选定存储器单元(311-15)的输入；及至少一个选择线，以针对若干状态中的每一者作为若干参考单元(632)的输入；使用参考逻辑(695)以根据所述若干参考单元(632)针对特定状态对所述斜变电压 (457)的反应来调整所述ADC (690)输出；及当所述斜变电压(457)致使所述至少一个选定存储器单元(311-15)传导时，将所述 ADC(690)的所述经调整的输出作为用于所述至少一个选定存储器单元(311-15)的数据而 锁存(516)。10.根据前述权利要求中任一权利要求所述的方法，其中所述方法包括使用参考逻辑 (695)调整(512)所述ADC (690)输出以反映编程状态的数字当量。11.根据前述权利要求中任一权利要求所述的方法，其中所述方法包括使用参考逻辑 (695)当特定百分比的所述若干参考单元(632)的所述反应是其传导(510)时调整所述 ADC (690)输出。12.根据前述权利要求中任一权利要求所述的方法，其中所述方法包括在与所述特定 百分比的所述若干参考单元(632)对所述斜变电压(457)的所述反应(510)大体上相同的 时间处锁存所述ADC (690)的所述经调整的输出(512)。13.一种用于感测存储器单元(631)的阵列的方法，其包含使输入到至少一个转换器(507)及至少一个存储器单元的至少一个控制栅极(505)的 电压斜变(503)从所述至少一个转换器将数据输出到用于所述至少一个存储器单元的至少一个比较 器(509)；及至少部分地响应于所述经斜变电压致使所述至少一个存储器单元传导(511)而针 对所述至少一个存储器单元将所述至少一个转换器输出与数据锁存器中的信息进行比较 (513)。14.根据前述权利要求中任一权利要求所述的方法，其中所述方法包括针对所述至少 一个存储器单元将所述至少一个转换器输出与作为信息存储于所述数据锁存器中的所要 编程状态进行比较(515)。15.根据前述权利要求中任一权利要求所述的方法，其中所述方法包括针对所述至少 一个存储器单元将与编程状态相关的数字值(501)作为所述至少一个转换器的输出与所 述数据锁存器中的信息进行比较(513)。16.根据前述权利要求中任一权利要求所述的方法，其中所述...

【专利技术属性】
技术研发人员：维沙尔萨林，辉俊胜，弗朗姬F鲁帕尔瓦尔，朱利奥朱塞佩马罗塔，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]