一种半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件，包括：具有第一区域和第二区域的半导体衬底；在所述第一区域上的属于ｐＭＯＳ器件的第一栅极结构；在所述第二区域上的属于ｎＭＯＳ器件的第二栅极结构；在所述第一栅极结构的侧壁的多层第一侧墙，其中所述多层第一侧墙中邻接所述第一栅极结构的层为氧化物层；在所述第二栅极结构的侧壁的多层第二侧墙，其中所述多层第二侧墙中邻接所述第二栅极结构的层为氮化物层。应用本发明专利技术不仅可以降低ｐＭＯＳ器件中高ｋ栅介质中的氧空位缺陷，而且还可以避免高温热处理过程中ｎＭＯＳ器件的ＥＯＴ增大的问题，从而可以有效地提高高ｋ栅介质ＣＭＯＳ器件的整体性能。

【技术实现步骤摘要】

本专利技术通常涉及一种半导体器件的制造方法及其结构，具体来说涉及一种提高高k栅介质CMOS器件的性能的侧墙结构。
技术介绍
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。32/22纳米工艺集成电路核心技术的应用已经成为集成电路发展的必然趋势，也是国际上主要半导体公司和研究组织竞相研发的课题之一。以“高k/金属栅”技术为核心的CMOS器件栅工程研究是32/22纳米技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究已在广泛的进行中。对于具有高k/金属栅结构的MOS器件，高k栅介质薄膜的质量是保障整个器件性能不断提高的关键，尤其是高k栅介质薄膜的氧空位和缺陷密度。目前，铪(Hf)基高k栅介质薄膜已成为最有潜力的工业化候选材料，并被成功应用到Intel公司的45nm工艺中，并有望被用到下一个技术节点中。但对于Hf基高k栅介质薄膜来说，一个很严重的问题是由薄膜中氧空位引起的一系列问题，如对阈值电压和沟道载流子迁移率的退化，可靠性降低等。而且还对器件的阈值电压产生严重的影响，如费米能级钉扎效应和pMOS器件中的平带电压异常偏移现象(Vfb roll-off)等。如何降低MOS器件，尤其是pMOS器件中高k栅介质薄膜中的氧空位缺陷密度已成为一个关键性的研发课题。在现有的高k栅介质/金属栅结构MOS器件制造工艺中，用化学方法(如原子层沉积或者金属有机化学气相沉积)生长的高k栅介质薄膜层一般缺陷和电荷陷阱较多，而且高k栅介质薄膜不够致密。为使高k栅介质薄膜更加致密，同时减少氧空位和缺陷陷阱，一般需要在400-1100℃的温度下进行一次后沉积退火处理(PDA)。但在此过程中，退火环境中的氧会在高温下由于扩散作用进入具有高k栅介质/金属栅结构的MOS器件中，并穿过介质层最终到达SiO2/Si界面处，与硅衬底反应生成SiO2，从而使SiO2界面层变厚。这一问题将导致整个栅结构EOT(等效氧化层厚度)的增加，并最终影响到MOS器件的整体性能。另外，在MOS器件制造工艺中，还有一步工艺需要在950-1100℃左右的温度下进行热退火来激活源/漏极中的掺杂离子。在此热处理过程中，高k栅介质薄膜中的氧会扩散到SiO2/Si界面处，并在高k栅介质薄膜中留下氧空位缺陷。pMOS器件中使用高-k栅极电介质和金属栅极电极，可能包含一些缺点，这些缺陷会对器件的阈值电压，尤其是pMOS器件的阈值电压特性产生严重的影响。如何降低pMOS器件中由于氧空位引起的阈值电压增高问题已成为纳米尺度CMOS器件加工工艺的关键课题。因此，需要一种改进的半导体器件及其制造方法能够提高具有高k栅介质/金属栅结构的CMOS器件的性能。-->
技术实现思路
鉴于上述问题，本专利技术提供了一种半导体器件，包括：具有第一区域和第二区域的半导体衬底；在所述第一区域上的属于pMOS器件的第一栅极结构；在所述第二区域上的属于nMOS器件的第二栅极结构；在所述第一栅极结构的侧壁的多层第一侧墙，其中所述多层第一侧墙中邻接所述第一栅极结构的层为氧化物层；在所述第二栅极结构的侧壁的多层第二侧墙，其中所述多层第二侧墙中邻接所述第二栅极结构的层为氮化物层。此外，本专利技术还提供了一种半导体器件的制造方法，包括：提供具有第一区域和第二区域的半导体衬底；在所述第一区域上形成属于pMOS器件的第一栅极结构；在所述第二区域上形成属于nMOS器件的第二栅极结构；在所述第一栅极结构的侧壁形成多层第一侧墙，其中所述多层第一侧墙中邻接所述第一栅极结构的层为氧化物层；在所述第二栅极结构的侧壁形成多层第二侧墙，其中所述多层第二侧墙中邻接所述第二栅极结构的层为氮化物层。应用本专利技术不仅可以降低pMOS器件中高k栅介质中的氧空位缺陷，而且还可以避免高温热处理过程中nMOS器件的EOT增大的问题，从而可以有效地提高高k栅介质CMOS器件的整体性能。附图说明图1示出了根据本专利技术的实施例的半导体器件的制造方法的流程图；图2-14示出了根据本专利技术的不同方面的半导体器件的结构图。具体实施方式本专利技术通常涉及一种半导体器件及其制造方法，尤其涉及一种提高高k栅介质CMOS器件的性能的侧墙结构。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。参考图1，图1示出了根据本专利技术实施例的半导体器件的制造方法的流程图。方法100可能包含在集成电路的形成过程或其部分中，可能包括静态随机存取存储器(SRAM)和/或者其它逻辑电路，无源元件例如电阻、电容器和电感，和有源元件例如P沟道场效应晶体管(PFET)，N沟道场效应晶体管(NFET)，金属氧化物半导体场效应晶体管(MOSFET)，互补金属氧化物半导体(CMOS)晶体管，双极晶体管，高压晶体管，高频晶体管，其它记忆单元，其组合和/或者其它半导体器件。在步骤101，首先提供具有第一区域204和第二区域206的半导体衬底202(例如，晶片)，参考图2。在实施例中，衬底202包括晶体结构中的硅衬底。如本领域所知晓的，根据设计要求衬底可包括各种不同的掺杂配置(例如，p型衬底或者n型衬底)。衬底的其-->它例子包括其它元素半导体，例如锗和金刚石。或者，衬底可包括化合物半导体，例如，碳化硅，砷化镓，砷化铟，或者磷化铟。进一步，为了提高性能，衬底可选择性地包括一个外延层(epi层)，和/或者硅绝缘体(SOI)结构。更进一步，衬底可包括形成在其上的多种特征，包括有源区域，有源区域中的源极和漏极区域，隔离区域(例如，浅沟槽隔离(STI)特征)，和/或者本领域已知的其它特征。参考图2的例子，提供了一个包含第一区域204和第二区域206的半导体衬底202。随后，在步骤102在所述第一区域上形成属于pMOS器件的第一栅极结构，并且在在所述第二区域上形成属于nMOS器件的第二栅极结构。例如，可以通过如下方法形成第一、第二栅极结构。在衬底202上形成界面层208，如图2所示。界面层208可直接形成在衬底202上。在本实施例中，界面层208可以为SiO2、SiON或者Si3N4。界面层208的厚度为大约0.2-1nm，优选为0.2-0.8nm，最优为0.2-0.7nm。也可以使用其他材料来形成界面层，例如氮化硅或者氮氧化硅材料。界面层208可使用原子层沉积、化学气相沉积(CVD)、高密度等离子体CVD、溅射或其他合适的方法。以上仅仅是作为示例，不局限于此。在所述界面层208上形成栅极介质层210，如图3所示。栅极介质层210可包括高-本文档来自技高网...

【技术保护点】
一种半导体器件，包括：具有第一区域和第二区域的半导体衬底；在所述第一区域上的属于ｐＭＯＳ器件的第一栅极结构；在所述第二区域上的属于ｎＭＯＳ器件的第二栅极结构；在所述第一栅极结构的侧壁的多层第一侧墙，其中所述多层第一侧墙中邻接所述第一栅极结构的层为氧化物层；在所述第二栅极结构的侧壁的多层第二侧墙，其中所述多层第二侧墙中邻接所述第二栅极结构的层为氮化物层。

【技术特征摘要】
1.一种半导体器件，包括：具有第一区域和第二区域的半导体衬底；在所述第一区域上的属于pMOS器件的第一栅极结构；在所述第二区域上的属于nMOS器件的第二栅极结构；在所述第一栅极结构的侧壁的多层第一侧墙，其中所述多层第一侧墙中邻接所述第一栅极结构的层为氧化物层；在所述第二栅极结构的侧壁的多层第二侧墙，其中所述多层第二侧墙中邻接所述第二栅极结构的层为氮化物层。2.根据权利要求1所述的半导体器件，其中：所述多层第一侧墙中邻接所述第一栅极结构的层从包含下列元素的组中选择元素来形成：SiO2、SiONx、HfO2、Al2O3、Y2O3及其组合。3.根据权利要求1所述的半导体器件，其中：所述多层第二侧墙中邻接所述第二栅极结构的层从包含下列元素的组中选择元素来形成：Si3N4、AlNx、Hf3N4、Ta3N5，及其组合。4.根据权利要求1所述的半导体器件，其中，所述多层第一侧墙和多层第二侧墙分别包括多个氧化物层和氮化物层。5.根据权利要求4所述的半导体器件，其中，所述氧化物层从包含下列元素的组中选择元素来形成：SiO2、SiONx、HfO2、Al2O3、Y2O3及其组合；并且其中，所述氮化物层从包含下列元素的组中选择元素来形成：Si3N4、AlNx、Hf3N4、Ta3N5，及其组合。6.根据权利要求1所述的半导体器件，其中：所述多层第一侧墙中邻接所述第一栅极结构的层的厚度大约为1-10nm；优选为2-5nm；最优为2-3nm。7.根据权利要求1所述的半导体器件，其中：所述多层第二侧墙中邻接所述第二栅极结构的层的厚度大约为5-30nm；优选为10-25nm；最优为10-15nm。8.根据权利要求1所述的半导体器件，其中所述第一栅极结构包括：形成于所述衬底的第一区域上的界面层、栅极介质层和第一功函数金属栅层；所述第二金属栅极结构包括：形成于所述衬底的第二区域上的界面层、栅极介质层和第二功函数金属栅层。9.根据权利要求8所述的半导体器件，其中所述第一栅极结构的栅极介质层和所述第二栅极结构的栅极介质层包括高k电介质。10.根据权利要求8所述的半导体器件，其中所述第一栅极结构的栅极介质层和所述第二栅极结构的栅极介质层从包含下列元素的组中选择元素来形成：HfO2、HfSiOx、HfSiON、HfAlOx、Al2O3、ZrO2、ZrSiOx、Ta2O5、La2O3、HfLaOx、LaSiOx及上述元素的氮化物、氮氧化物、稀土元素氧化物、稀土元素氮化物及其组合。11.根据权利要求8所述的半导体器件，其中所述第一栅极结构的栅极介质层和所属第二栅极结构的栅极介质层的厚度大约为2-10nm；优选为2-5nm；最优为2-3nm。12.根据权利要求8所述的半导体器件，其中所述第一栅极结构的功函数金属栅层从包含下列元素的组中选择元素来形成：TaCx，TiN，TaN，MoNx，TiSiN，TiCN，TaAlC，TiAlN，PtSix，Ni3Si，Pt，Ru，Ir，Mo，HfRu，RuOx及其组合。13.根据权利要求8所述的半导体器件，其中所述第二栅极结构的功函数金属栅层从包含下列元素的组中选择元素来形成：TaC，HfC，TiC，TiN，TaN，TaTbN，TaErN，TaYbN，TaSiN，HfSiN，MoSiN，RuTax，NiTax及其组合。14.根据权利要求8所述的半导体器件，其中所述第一栅极结构的功函数金属栅层和所述第二栅极结构的功函数金属栅层的厚度大约为2-100nm；优选为5-70nm，最优为10-50nm。15.一种半导体器件的制造方法，包括：提供具有第一区域和第二区域的半导体衬底；在所述第一区域上形成属于pMOS器件的第...

【专利技术属性】
技术研发人员：王文武，陈世杰，王晓磊，韩锴，陈大鹏，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11[中国|北京]