电性连接半导体芯片与基板的打线结构制造技术

本实用新型专利技术一种电性连接半导体芯片与基板的打线结构，包含有：一电性连接组，具有一设于该芯片的第一焊垫以及一设于该基板的第二焊垫；一第一焊线，具有一第一起始端部以及一第一终结端部分别电性连接该第一焊垫以及该第二焊垫；一第二焊线，具有一第二起始端部以及一第二终结端部，该第二起始端部堆叠于该第一起始端部顶面而电性连接该第一焊垫，该第二终结端部电性连接该第二焊垫。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及半导体，特别是指一种电性连接半导体芯片与基板的 打线结构。
技术介绍
现有打线结构主要是经由一焊线连接一芯片以及一基板，以达到电性 连接该芯片与该基板的目的。其中，为使特定线路上的该焊线得以承载较 高的电流，其通常会增加该焊线的线径，用以达到提高该焊线承载电流量 的目的。然而，由于打线机所打出的焊线线径皆为相同线径，对于线路上不需 要承载较高的电流的该焊线而言，此种方式将于打线作业中形成焊线原料 的浪费，具有提高成本而不符合经济效益的缺点。请参阅图5及图6，为解决上述问题，业者同样以二分别位于一芯片 5以及一基板6的焊垫7做为一特定线路的接点，其中该等焊垫7的面积 相较于现有技术的焊垫面积大；此案在不增加焊线线径的前提下，以多数 一般线径的焊线8取代单一大线径焊线而电性连接该二焊垫7，其同样能 够达到提高特定线路的承载电流量的目的；同时，此案也能够降低浪费焊 线原料的情形。然而，由于电子产品为求体积微小化，该芯片5的顶面面积在设计上 也曰趋縮减；该芯片5在布线设计上受到的限制条件也会增加，例如；在 芯片顶面面积相同的前提下，此案所能布设的焊垫数量相较于前述现有技 术少，进而衍生该芯片5接点数量縮减的问题；换言之，此种以增加焊线 数量取代增加焊线线径的方式并不能因应现今电子产品的发展。综上所陈，现有打线结构具有上述的缺失而有待改进
技术实现思路
本技术的主要目的在于提供一种电性连接半导体芯片与基板的 打线结构，其能够提高单一电性连接组的电流承载量且降低焊线原料的浪 费，具有符合经济效益的特色。为达成上述目的，本技术有关一种电性连接半导体芯片与基板的 打线结构，包含有 一电性连接组，具有一设于该芯片的第一焊垫以及一 设于该基板的第二焊垫； 一第一焊线，具有一第一起始端部以及一第一终结端部分别电性连接该第一焊垫以及该第二焊垫； 一第二焊线，具有一第二起始端部以及一第二终结端部，该第二起始端部堆叠于该第一起始端部 顶面而电性连接该第一焊垫，该第二终结端部电性连接该第二焊垫。本技术的有益效果是，所提供的电性连接半导体芯片与基板的打 线结构，其经由堆叠形式架构该第一焊线以及该第二焊线而增加该第一焊垫以及该第二焊垫之间的焊线数目，进而能够提高单一电性连接组的电流承载量且降低焊线原料的浪费；其相较于现有技术，具有符合经济效益的 特色。为了详细说明本技术的构造及特点所在，兹举以下较佳实施例并配合图式说明如后，其中附图说明图1是本技术第一较佳实施例的加工示意图，主要揭示第一焊线 装设后的状态；图2是本技术第一较佳实施例的加工示意图，主要揭示第二焊线 装设后的状态；图3是本技术第一较佳实施例的结构示意图，主要揭示第三焊线 装设后的状态；图4是本技术第一较佳实施例的顶侧视图； 图5是本技术现有结构的顶侧视图6是本技术现有结构的结构示意图，主要揭示单一焊线的结构。主要组件符号说明芯片1基板2打线结构10电性连接组20第一焊垫22第二焊垫24 第一焊线30第一起始端部32 第一终结端部34第二焊线40 第二起始端部42第二终结端部44 第三焊线50第三起始端部52 第三终结端部5具体实施方式请参阅图1至图4，其是为本技术第一较佳实施例所提供一种电 性连接半导体芯片与基板的打线结构10，包含有 一电性连接组20、 一 第一焊线30、 一第二焊线40以及一第三焊线50。该电性连接组20具有一设于一芯片1的第一焊垫22以及一设于一基 板2的第二焊垫24;其中，该芯片1设于该基板2顶面。该第一焊线30具有一第一起始端部32以及一第一终结端部34，该第 一起始端部32概呈扁平圆盘状且电性连接该第一焊垫22，该第一终结端 部34直接电性连接该第二焊垫24。该第二焊线40具有一第二起始端部42以及一第二终结端部44，该第 二起始端部42概呈扁平圆盘状且堆叠于该第一起始端部32顶面而电性连 接该第一焊垫22，该第二终结端部44直接电性连接该第二焊垫24;该第 二焊线40位于该第一焊线30上方，该第二焊线40与该第一焊线30中段 形成间距而不相互接触。该第三焊线50具有一第三起始端部52以及一第三终结端部54，该第 三起始端部52堆叠于该第二起始端部42顶面而电性连接该第一焊垫22， 该第三终结端部54直接电性连接该第二焊垫24;该第三焊线50位于该第 二焊线40上方，该第三焊线50与该第二焊线40中段形成间距而不相互 接触。另外，本实施例的该电性连接组20的该第一焊线30、第二焊线40 以及该第三焊线50的中段并非一定要有间距，该第一焊线30、第二焊线 40以及该第三焊线50的中段亦可因堆叠而接触；本实施例在此仅为举例说明，并非做为本技术的限制要件。综上所陈，本实施例所提供的电性连接半导体芯片与基板的打线结构10，其经由该第一起始端部32以及该第二起始端部42呈扁平圆盘状的结 构特征，使该第二焊线40以及该第三焊线50能够沿垂直方向堆叠；换言 之，该打线结构10能够在不额外扩增该芯片1顶面面积的前提下，该打 线结构10经由堆叠形式架构该第一焊线30、第二焊线40以及该第三焊线 50，进而增加该第一焊垫22以及该第二焊垫24之间的焊线数目；通过此， 该打线结构10能够达到提高单一该电性连接组20的电流承载量且减少焊 线原料浪费的目的；其相较于现有技术，具有符合经济效益的特色。权利要求1.一种电性连接半导体芯片与基板的打线结构，其特征在于有一电性连接组，具有一设于该芯片的第一焊垫以及一设于该基板的第二焊垫；一第一焊线，具有一第一起始端部以及一第一终结端部分别电性连接该第一焊垫以及该第二焊垫；以及一第二焊线，具有一第二起始端部以及一第二终结端部，该第二起始端部堆叠于该第一起始端部顶面而电性连接该第一焊垫，该第二终结端部是电性连接该第二焊垫。2. 依据权利要求1所述的电性连接半导体芯片与基板的打线结构，其特征在于，该第一起始端部概呈扁平圆盘状。3. 依据权利要求1所述的电性连接半导体芯片与基板的打线结构，其特征在于，该第二焊线位于该第一焊线上方。4. 依据权利要求1所述的电性连接半导体芯片与基板的打线结构，其特征在于，该打线结构包含有一第三焊线，该第三焊线具有一第三起始端部以及一第三终结端部，该第三起始端部堆叠于该第二起始端部顶面而电性连接该第一焊垫，该第三终结端部电性连接该第二焊垫；该第三焊线与该第二焊线中段形成间距而不相互接触。5. 依据权利要求4所述的电性连接半导体芯片与基板的打线结构，其特征在于，该第二起始端部概呈扁平圆盘状。6. 依据权利要求4所述的电性连接半导体芯片与基板的打线结构，其特征在于，该第三焊线位于该第二焊线上方。专利摘要本技术一种电性连接半导体芯片与基板的打线结构，包含有一电性连接组，具有一设于该芯片的第一焊垫以及一设于该基板的第二焊垫；一第一焊线，具有一第一起始端部以及一第一终结端部分别电性连接该第一焊垫以及该第二焊垫；一第二焊线，具有一第二起始端部以及一第二终结端部，该第二起始端部堆叠于该第一起始端部顶面而电性连接该第一焊垫，该第二终结端部电性连接该第二焊垫。文档编号H01L23/49GK201278346SQ20082011933公开日2本文档来自技高网...

【技术保护点】
一种电性连接半导体芯片与基板的打线结构，其特征在于有：　一电性连接组，具有一设于该芯片的第一焊垫以及一设于该基板的第二焊垫；　一第一焊线，具有一第一起始端部以及一第一终结端部分别电性连接该第一焊垫以及该第二焊垫；以及　一第 二焊线，具有一第二起始端部以及一第二终结端部，该第二起始端部堆叠于该第一起始端部顶面而电性连接该第一焊垫，该第二终结端部是电性连接该第二焊垫。

【技术特征摘要】

【专利技术属性】
技术研发人员：詹裕全，
申请(专利权)人：菱生精密工业股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]