印刷电路板制造技术

本发明专利技术提供一种印刷电路板，交替层叠绝缘层和导体电路而成，各导体电路采用添加法形成、且具有梯形截面，其中，在将相邻的导体电路之间的间隔中的导体电路上侧间隔设为Ｗ１、导体电路下表面侧间隔设为Ｗ２时，这些间隔与导体电路厚度Ｔ的关系满足０．１０Ｔ≤｜Ｗ１－Ｗ２｜≤０．７３Ｔ。根据这样的构成，即使搭载了被高速驱动的ＩＣ，也可以抑制串音和信号延迟，防止ＩＣ的误动作。

【技术实现步骤摘要】

本专利技术涉及一种具有即使搭载了高速驱动的IC也不会产生由串音、信号传送延迟等引起的误动作的微细布线构造的印刷电路板。
技术介绍
积层式印刷电路板是作为由在导体电路之间填充绝缘材料而形成的印刷电路板的一例子。这样的印刷电路板是例如在芯基板上交替层叠导体电路和层间树脂绝缘层，位于下层的导体电路和位于上层的导体电路通过所谓的导通孔而被电连接。该导通孔是使层间树脂绝缘层开口并在其开口设置镀膜而形成的(参照日本公开专利公报11-176985号或日本公开专利公报11-243279号)。 在这样的印刷电路板中，在构成各导体电路的布线图案之间的间隙中填充有由电介体构成的层间绝缘层，各布线图案形成为其截面形状为大致矩形。 但是，在IC的高速驱动化和搭载这样的IC的印刷电路板的微细布线化同时发展的过程中，会存在因具有最小导体宽度L/最小间隔S＝15/15μm以下的微细的布线图案的印刷电路板内的串音、信号延迟而导致IC发生误动作的情况。
技术实现思路
本专利技术的目的在于解决以往技术的上述问题点，提供一种即使将最小导体宽度L/最小间隔S微细化也可以抑制串音、信号延迟的印刷电路板。 专利技术人为实现上述目的而反复进行了锐意研究，结果完成了以以下内容为主要构成的专利技术。 即，本专利技术的印刷电路板，是在导体电路之间填充绝缘材料而成，其特征在于，上述导体电路的截面形状实质上为梯形，在将相邻的导体电路之间的间隔中的、导体电路上表面侧间隔设为W1、导体电路下表面侧间隔设为W2时，这些间隔与导体电路的厚度T的关系满足下式的要求 0.10T≤|W1-W2|≤0.73T……(1)。 采用这样的构造，在将导体电路的厚度设为T时，在导体电路上侧间隔W1与导体电路下侧间隔W2之差的绝对值|W1-W2|为0.10T～0.73T的情况下，由于相邻的导体电路的相对的侧壁互相不平行，因此可以减小相邻的导体电路之间的电容量。因此，即使搭载了高速驱动的IC也可以抑制串音、信号延迟。 另外，在本专利技术中，“导体电路的截面形状实质上为梯形”的意思是指，不只是认为导体电路上侧的角部为几何学上的锐角或钝角，也包括稍微带有圆形的形状的情况，或导体电路的斜边不是直线而有些稍微曲线的情况，或在导体电路的上表面整个稍微带有圆形的形状的情况，或在导体电路的上表面及/或斜面上形成有由不规则的凹凸构成的粗糙化面的情况，是在视觉上认定为导体电路的截面形状不是矩形而是整体为梯形的意思。 在本专利技术中，导体电路优选通过添加法(全添加法、半添加法)形成，也可以通过蒸镀等来形成导体电路。 在此，例如日本特开平06-57453号公报所公开的那样，在基板上形成了由抗蚀液性的树脂膜等构成的抗蚀层，并通过曝光、显影而形成了所期望的抗蚀图案之后，溶解除去未形成抗蚀层的部位上的金属层部分，再剥离抗蚀层，从而得到处于抗蚀层下的金属层部分作为所期望的图案的导体电路，其中，上述基板是通过在基体材料的表面上形成了由金属镀层或金属箔构成的金属层而形成的，本专利技术不包括由这样的金属面腐蚀法、压凹(tenting)法等形成的导体电路(参照日本特开平06-57453号公报的图1)。通过这样的方法形成的导体电路是通过蚀刻除去在未形成抗蚀层的部分露出的金属层而形成的，但由于不只是在与基体材料的表面垂直的方向上、在水平方向上也被蚀刻，因此导体电路的截面积变小。结果，与通过添加法形成的导体电路相比，导体电阻变大了。 上述“导体电路上侧间隔W1”是指，在导体电路上侧的角部被认为是几何学上的锐角或钝角时，其被定义为相邻的导体电路上端之间的距离，“导体电路下侧间隔为W2”被定义为在互相相邻的导体电路的垂直截面上相对的2个斜边的下端部之间的距离。 另外，在上述角部为稍微带有圆形的形状的情况下，上述W1被定义为在互相相邻的导体电路的垂直截面上，相对的2个斜边的直线部分的延长线与上边直线部的延长线相交的2点之间的距离；在上述导体电路的上表面整个稍微带有圆形的情况下，上述W1被定义为在互相相邻的导体电路的垂直截面上，相对的2个斜边的各自的延长线与和圆形的顶点相切、且与电路板平行的直线相交的2点之间的距离。 另外，在上述导体电路的上表面及/或斜面上形成了粗糙化面的情况下可以将成为粗糙化面的凹凸的山顶线视为导体电路的上边及/或斜边而对上述W1及W2进行近似计算。 在本专利技术中，对于|W1-W2|，其优选范围是0.10T～0.35T，并且更优选范围是0.35T～0.73T。另外，导体电路下表面侧间隔W2优选为15μm以下，|W1-W2|的标准偏差σ优选为(0.04T+2)以下。 并且，在本专利技术中，优选在导体电路的表面上设置粗糙化层。 附图说明 图1(a)～(e)是表示制造本专利技术的实施例1的多层印刷电路板的工序的一部分的图。 图2(a)～(d)是同样表示制造本专利技术的实施例1的多层印刷电路板的工序的一部分的图。 图3(a)～(c)是同样表示制造本专利技术的实施例1的多层印刷电路板的工序的一部分的图。 图4(a)～(c)是同样表示制造本专利技术的实施例1的多层印刷电路板的工序的一部分的图。 图5(a)～(d)是同样表示制造本专利技术的实施例1的多层印刷电路板的工序的一部分的图。 图6(a)～(d)是同样表示制造本专利技术的实施例1的多层印刷电路板的工序的一部分的图。 图7(a)～(d)是同样表示制造本专利技术的实施例1的多层印刷电路板的工序的一部分的图。 图8是表示本专利技术的实施例1的多层印刷电路板的图。 图9是表示在本专利技术的实施例1的多层印刷电路板上安装了IC芯片的状态的图。 图10是用于说明本专利技术的印刷电路板上的导体电路的截面形状的概略图。 图11用于说明由添加法形成的导体电路的截面形状的优选实施例的概略图。 具体实施例方式 如图1所示，本专利技术的印刷电路板是在导体电路之间填充绝缘材料，且各导体电路具有实质上为梯形的截面形状而成的，其特征在于，在将相邻的导体电路之间的间隔的导体电路上侧间隔设为W1、导体电路下表面侧间隔设为W2时，这些间隔与导体电路的厚度T的关系满足0.10T≤|W1-W2|≤0.73T。 之所以这样的关系式中包含导体电路的厚度T，是因为导体电路的厚度T对相邻的导体电路之间的电容量产生影响。在相邻的导体电路的相对的侧壁不平行而以倾斜的状态相对的情况下，与相对的侧壁为平行的情况相比，导体电路之间的电容量减少，但若|W1-W2|处于0.10T～0.73T的范围内，则即使搭载了2.6GHz以上的IC也难以产生误动作。 另一方面，在|W1-W2|不足0.10T时，由于相邻的导体电路之间的电容量变大，则不利于高速信号传送，在|W1-W2|超过0.73T时，容易产生信号延迟。究其原因，是因为随着导体电路的截面形状的梯形化，导体体积减小，结果，导体电路的电阻值变大而不利于高速信号传送。 |W1-W2|的更优选范围为0.35T～0.73T，最佳范围为0.10T～0.35T。在处于该范围时，即使具有L/S＝12.5/12.5μm以下的导体电路也能够确保充分的导体体积。另外，导体电路之间的电容量也会变小。 在本专利技术中，在导体电路的L/S越细导体电路之间的电容量(静电容量)越大这一点上具有较重大的意义，但导体电路的L/S优选处于5/5μm～15/15μm的范围。 本文档来自技高网...

【技术保护点】
一种印刷电路板，是在导体电路之间填充绝缘材料而成，其特征在于，上述导体电路采用添加法形成，其截面形状实质上为梯形，在将相邻的导体电路之间的间隔中的导体电路上表面侧间隔设为Ｗ１、导体电路下表面侧间隔设为Ｗ２时，这些间隔与导体电路的厚度Ｔ的关系满足下式的要求：　０．１０Ｔ≤｜Ｗ１－Ｗ２｜≤０．７３Ｔ……（１）。

【技术特征摘要】
JP 2004-12-15 2004-363135;JP 2005-10-18 2005-303031.一种印刷电路板，是在导体电路之间填充绝缘材料而成，其特征在于，上述导体电路采用添加法形成，其截面形状实质上为梯形，在将相邻的导体电路之间的间隔中的导体电路上表面侧间隔设为W1、导体电路下表面侧间隔设为W2时，这些间隔与导体电路的厚度T的关系满足下式的要求0.10T≤|W1-W2|≤0.73T……(1)。2.根据权利要求1所述的印刷电路板，其特征在于，上述导体电路的厚度T为5μm以上、25μm以下。3.根据权利要求1所述的印刷电路板，其特征在于，上述|W1-W2|为0.35T以下。4.根据权利要求1～3中任一项所述的印刷电路板，其特征在于，上述|W1-W2|的标准偏差σ为(0.04T+2)以下。5.根据权利要求1～3中任一项所述的印刷电路板，其特征在于，上述导体电路下表面侧间隔W2为5μm以上、15μm以下。6.根据权利要求4所述的印刷电路板，其特征在于，上述导体电路下表面侧间隔W2为5μm以上、15μm以下。7.根据权利要求1～3中任一项所述的印刷电路板，其特征在于，上述导体电路的表面被粗糙化。8.根据权利要求4所述的印刷电路板，其特征在于，上述导体电路的表面被粗糙化。9.根据权利要求5所述的印刷电路板，其特征在于，上述导体电路的表面被粗糙化。10.根据权利要求6所述的印刷电路板，其特征在于，上述导体电路的表面被粗糙化。11.一种印刷电路板，是在导体电路之间填充绝缘材料而成，其特征在于，上述导体电路采用添加法形成，其截面形状实质上为梯形，将上述导体电路的截面上的4个点设为A、B、C、D，并将连接这些A、B、C、D所形成的梯形的面积设为S0，将上述导体电路的截面面...

【专利技术属性】
技术研发人员：中井通，玉木昌德，
申请(专利权)人：揖斐电株式会社，
类型：发明
国别省市：JP[]