半导体器件制造技术

本发明专利技术提供一种半导体器件。Ｎ阱的每一个与隐埋Ｐ阱接触的区域的宽度不大于２μｍ。地电压和电源电压被分别施加给Ｐ阱和Ｎ阱。去耦电容器被形成在Ｎ阱与隐埋Ｐ阱之间。

【技术实现步骤摘要】

本专利技术涉及半导体器件。
技术介绍
近年来，半导体集成电路器件的操作频率大大地增加。当半导体 集成电路器件在高频下操作时，容易发生诸如短暂电流尖峰的电源电 压的波动。在包括多个电路的集成电路中，噪声在电路之间传播，并 且使得电路可能会错误地操作。在现有技术中，将去耦电容器与电源 并联连接以抑制电源电压中的波动的技术是已知的。按照这种方式， 电源噪声可以被减小到能够抑制电源电压的波动，并且可以防止半导 体集成电路器件由于电源噪声和电源电压的波动而错误地操作。为了 实现该目的，相对于一个芯片或封装，由于电源电压的波动而被布置 的去耦电容器必须具有大约数十纳法的电容。然而，当布置如上所述 的去耦电容器时，安装面积增大，并且集成度不利地降低。在日本专利申请特开No. 2001-36015中，描述了一种技术，其中， 底部的N阱被形成在P型硅衬底上，彼此相邻的N阱和P阱被形成在 其上，电压Vcx被施加给N扩散区，地电压GND被施加给P扩散区， 并且在电源电压Vcc和地电压Vss之间的电容器被形成在N阱和P阱 之间的接触表面上，并且在P阱和底部的N阱之间。按照这种方式， 可以解决诸如电容器所需的区域和互连的必要性，以及其中可布置器 件的有效区域的减小的问题。在曰本专利申请特开No. 2004-146613中，描述了一种构造，其中， 衬底的背表面被连接到电源端子，并且pn结形成在衬底和在衬底上形 成的反向导电型外延层之间，以形成电容器。按照这种方式，提供了 不需要用于布置去耦电容器的专门布置区域的并且制造容易的半导体 集成电路器件。然而，本专利技术人发现，在日本专利申请特开No. 2001-36015中描 述的构造中，当在去耦电容器的形成中没有适当地设置阱大小时，去 耦电容器的频率特性恶化。图7是示出其中N阱208被形成在P阱206 中的构造的截面图。在这种构造中，电容器构件被形成在N阱208的 下表面和P阱206之间的接触表面上，并且电容器构件用作去耦电容 器。然而，当N阱208的宽度增加，虽然在N阱208的周边部分的电 容器构件适用于高频，但是高电阻被施加给在N阱208的中心部分的 电容器构件。因为这个原因，当施加给半导体器件的频率增加时，相 对于通过N阱208和P阱206构造的去耦电容器的阻抗，由N阱208 的电阻引起的寄生电阻不能被忽略，并且去耦电容器不用作电容器。
技术实现思路
在一个实施例中，提供了一种半导体器件，包括衬底；第一导 电类型的隐埋阱，其形成在衬底上；以及多个第一导电类型的阱和多 个第二导电类型的阱，所述多个第一导电类型的阱和多个第二导电类 型的阱形成在第一导电类型的隐埋阱上，并且彼此相邻地交替布置， 其中，第二导电类型的阱的每一个与第一导电类型的隐埋阱接触的区 域的宽度不大于2pm，地电压和电源电压被分别施加给第一导电类型 的阱和第二导电类型的阱，并且去耦电容器被形成在第二导电类型的 阱和第一导电类型的隐埋阱之间。通过上述构造，在第二导电类型的阱的整个表面上，可以减小在 第二导电类型的阱和第一导电类型的隐埋阱之间的电阻。因此，即使 频率变高，由电阻造成的寄生电阻器对去耦电容器的阻抗的影响可以被减小，并且获得了适用于被施加到半导体器件的高频的电容器。通过变换本专利技术的以上的构成元件和表示的随意组合而获得的实施例作为本专利技术的实施例是有效的。根据本专利技术，当去耦电容器被形成在第二导电类型的阱和第一导电类型的隐埋阱之间时，可获得适用于高频的电容器，其中，第一导电类型的隐埋阱形成在衬底上。附图说明结合附图，从特定优选实施例的下面描述中，本专利技术的上述和其他目的、优点以及特征将更加明显，其中图1是示出根据本专利技术实施例的半导体器件的构造的平面图；图2是沿着在图1中的A-A'线的截面图3是沿着在图2中的B - B'线截取的半导体器件的平面图4是示出N阱的宽度和电容器可适用的频率之间的关系的曲线图5是示出其中去耦电容器被形成在根据本专利技术的实施例的半导体器件的N阱和P阱之间的状态的截面图6是示出形成在根据本专利技术的实施例的半导体器件上的数字区域和模拟区域的平面图；以及图7是示出其中当N阱的宽度大时，在半导体器件的N阱和P阱之间形成去耦电容器的状态的截面图。具体实施例方式这里将参考示例性实施例描述本专利技术。本领域技术人员将意识到，利用本专利技术的教导，可以实现很多可选实施例，并且本专利技术不限制于为说明性目的而示出的实施例。下面将参考附图描述本专利技术的实施例。在所以附图中，相同的附图标记表示相同的构造元件，并且因此其说明不被重复。在下面的实施例中，第一导电类型是P型，并且第二导电类型是N型。可另外的实施例中，这些组合可以是相反的。图1是示出根据本实施例的半导体器件的构造的平面图。图2是沿着在图1中的A-A'线的截面图。图3是沿着在图2中的B-B'线截取的半导体器件100的平面图。如在图2中所示，半导体器件100包括衬底结构101，该衬底结构101包括p型衬底102 (衬底)、形成在P型衬底102上的隐埋P阱104(第一导电类型的隐埋阱)、多个P阱106 (第一导电类型的阱)和多个N阱108 (第二导电类型的阱)、以及形成在P阱106上和N阱108的表面上的元件隔离绝缘膜110，其中，P阱106和N阱108形成在隐埋P阱104上并且彼此相邻地交替布置。半导体器件IOO包括栅极120a(第一栅极电极)和栅极120b (第二栅极电极)，其分别形成于在衬底结构101上的P阱106和N阱108上；以及金属122和金属124，其分别通过触点126和128形成在栅极120a和栅极120b上。隐埋P阱104的杂质浓度高于P型衬底102的杂质浓度。P阱106的杂质浓度高于隐埋P阱104的杂质浓度。P阱106和N阱108的深度可以被设置为例如大约O.lpm。隐埋P阱104的深度可以被设置为例如大约lpm。在该情形下，地电压被施加给金属122，而电源电压被施加给金属124。通过该构造，地电压被从金属122通过触点126施加到栅极120a。为此，地电压也被施加到P阱106和隐埋P阱104。电源电压被从金属124通过触点128施加到栅极120b。为此，电源电压也被施加到N阱108。按照这种方式，去耦电容器被形成在N阱108和隐埋P阱104之间。在本实施例中的半导体器件100的去耦电容器可以适当地形成在其中形成金属氧化物半导体(MOS)电容器的区域中。在该实施例中，当P型衬底102具有与隐埋P阱104的导电类型相同的导电类型时，地电压被从衬底结构101的背面施加，以使得可以向隐埋P阱104提供地电压。例如，当半导体器件IOO将被封装时，地电压被提供给诸如母板的半导体封装的衬底，以使得可以将地电压从衬底结构101的背表面提供给衬底结构101。在该实施例中，其中N阱108与隐埋P阱104接触的区域的宽度L可以被设置为等于或小于2pm。在该情形中，如在图3中所示，宽度L表示与彼此平行地形成的P阱106和N阱108的延伸方向垂直的宽度。按照这种方式，如下面将会描述的，在N阱108的整个表面上，可以减小在N阱108和隐埋P阱104之间的电阻，并且可以获得能够适用于高频的电容器。N阱108的的宽度可以等于或大于例如5pm。按照这种方式，在N阱108和隐埋P阱104之本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　衬底；　在所述衬底上形成的第一导电类型的隐埋阱；以及　在所述第一导电类型的所述隐埋阱上形成的并且彼此相邻地交替布置的多个所述第一导电类型的阱和多个第二导电类型的阱，　其中，所述第二导电类型的所 述各阱的每一个阱与所述第一导电类型的所述隐埋阱相接触的区域的宽度不大于２μｍ，地电压和电源电压被分别施加给所述第一导电类型的所述各阱和所述第二导电类型的所述各阱，并且去耦电容器被形成在所述第二导电类型的所述各阱和所述第一导电类型的所述隐埋阱之间。

【技术特征摘要】
JP 2008-7-29 2008-1949291.一种半导体器件，包括衬底；在所述衬底上形成的第一导电类型的隐埋阱；以及在所述第一导电类型的所述隐埋阱上形成的并且彼此相邻地交替布置的多个所述第一导电类型的阱和多个第二导电类型的阱，其中，所述第二导电类型的所述各阱的每一个阱与所述第一导电类型的所述隐埋阱相接触的区域的宽度不大于2μm，地电压和电源电压被分别施加给所述第一导电类型的所述各阱和所述第二导电类型的所述各阱，并且去耦电容器被形成在所述第二导电类型的所述各阱和所述第一导电类型的所述隐埋阱之间。2. 根据权利要求l所述的半导体器件，其中，所述...

【专利技术属性】
技术研发人员：富留宫正之，大窪宏明，中柴康隆，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]