一种ＥＳＤ保护结构制造技术

本发明专利技术公开了一种ＥＳＤ保护结构，所述ＥＳＤ保护结构通过将ＮＭＯＳ?ＥＳＤ器件的输入端设置在Ｎ型阱区内，利用Ｎ型阱区形成ＮＭＯＳ?ＥＳＤ器件的镇流电阻，同时将ＰＭＯＳ?ＥＳＤ器件的漏极与ＮＭＯＳ?ＥＳＤ器件的漏极相连，使得ＰＭＯＳ?ＥＳＤ器件也能利用ＮＭＯＳ?ＥＳＤ器件的镇流电阻，而不需额外制作专门的ＰＭＯＳ?ＥＳＤ器件的镇流电阻，从而实现了ＰＭＯＳ?ＥＳＤ器件与ＮＭＯＳ?ＥＳＤ器件镇流电阻的共用，保证ＮＭＯＳ?ＥＳＤ器件与ＰＭＯＳ?ＥＳＤ器件抗静电能力的同时，极大地节约了芯片的面积，降低了成本。

【技术实现步骤摘要】

本专利技术涉及集成电路
，尤其涉及一种可减小ESD器件尺寸的ESD保护结构。
技术介绍
随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺 寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更 容易遭受到静电冲击而失效，从而造成产品的可靠性下降。静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或 几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦 耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能 稳定性，极为重要。随着工艺的发展，器件特征尺寸逐渐变小，栅氧也成比例缩小。二氧化 硅的介电强度近似为8X 106V/cm，因此厚度为IOnm的栅氧击穿电压约为8V左右，尽管该击 穿电压比3. 3V的电源电压要高一倍多，但是各种因素造成的静电，一般其峰值电压远超过 8V ；而且随着多晶硅金属化(Polyside)、扩散区金属化(Silicide)、多晶硅与扩散区均金 属化(Salicid)等新工艺的使用，器件的寄生电阻减小，ESD保护能力大大减弱。ESD是指静电放电(Electrostatic Discharge,简称ESD)，因ESD产生的原因及 其对集成电路放电的方式不同，表征ESD现象通常有4种模型人体模型HBM (Human Body Model)、机器模型 MM (Machine Model)和带电器件模型 CDM (charged Device Model)和电 场感应模型FIM(Field Induced Model)。HBM放电过程会在几百纳秒内产生数安培的瞬 间放电电流；匪放电的过程更短，在几纳秒到几十纳秒之内会有数安培的瞬间放电电流产 生。CDM放电过程更短，对芯片的危害最严重，在几纳秒的时问内电流达到十几安培。ESD引起的失效原因主要有2种热失效和电失效。局部电流集中而产生的大量的 热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效，加在栅 氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。 ESD引起的失效有3种失效模式，分别是硬失效、软失效以及潜在失效，所谓硬失效是指物 质损伤或毁坏，所谓软失效是指逻辑功能的临时改变，所谓潜在失效是指时间依赖性失效。为了防止CMOS集成电路产品因ESD而造成失效，CMOS集成电路产品通常必须使 用具有高性能、高耐受力的ESD保护器件。ESD保护器件可以为电阻、电容、二极管、双极型 晶体管、MOS管、可控硅(SCR)等，其中MOS管由于与工艺的兼容性好、便于和数字电路整合 而获得了广泛的应用。MOS ESD 又分为匪OS ESD (简称NESD)和 PMOS ESD (简称PESD)，在 CMOS 集成电 路中，通常既需要NESD又需要PESD，而且NESD的栅极接地，PESD的栅极接高电位，由于目 前CMOS集成电路一般都是采用P型衬底，因此制造NESD和PESD的方法为在P型衬底上 定义N型阱区及P型阱区，在N型阱区上制作PESD，在P型阱区上制作NESD。为了提高NESD和PESD的抗静电性能，通常采取的办法是在PMOS及NMOS的栅极多晶硅及扩散区金属化时，增加一张掩模版定义SAB区域，并且增大SAB区域的宽度，即增 大漏极到栅极之间的距离，来形成大的镇流电阻，从而提高静电保护能力。但是SAB区域的 宽度大大会造成器件面积太大，器件面积的增加增大了 IC设计的成本。为了减小ESD器件的尺寸，目前有一种采用的方法是利用N型阱区产生NESD的 镇流电阻，从而不需再增加SAB区域。这是由于N型阱区的掺杂低，因此其电阻率很大，从 而只需较小距离的N型阱区就能产生大的电阻。请参考图1，图1为现有的ESD结构的示意 图，如图1所示，该ESD结构包括一 P型衬底100，位于所述衬底100上的P型阱区200及N 型阱区300，一 NESD器件及一 PESD器件(图中未标示出)。所述NESD器件的栅极401位 于所述P型阱区200上，所述NESD器件的源区402及漏区404位于所述栅极401两侧，所 述源区402位于所述P型阱区200内，所 述源区402通过源电极403与接地端相连，所述栅 极401与接地端相连；所述漏区404同时位于所述P型阱区200及N型阱区300内；所述 NESD器件的输入端405设在所述N阱区300内，输入信号通过输入电极406输入。这样， NESD的输入信号从输入电极406输入后，先经过N型阱区，再从NESD的漏区404输入，因此 就在NESD的输入端405与漏区404之间产生一由N型阱区形成的电阻，该电阻即作为NESD 的镇流电阻。因此，不需通过设置SAB区域来形成NESD的镇流电阻，从而节约了 NESD的尺 寸。然而，对于PESD来说，不能通过将PESD的输入端设置在P型阱区内以形成PESD的 镇流电阻，这是因为P型阱区与P型衬底的掺杂类型相同，他们之间不存在寄生效应，因此 输入信号将经过P型阱区输入到P型衬底，而不会经过P型阱区输入到PESD的漏极，也就 不能形成PESD的镇流电阻。因此，目前PESD仍然采用增加SAB区域的方式来形成镇流电 阻。从而也就需要较大的器件面积，增大了 IC设计的成本。请参考图2，图2为现有的ESD 保护结构的等效电路图，其中，NESD的镇流电阻20是通过N型阱区形成的，而PESD的镇流 电阻10是通过增加SAB区域形成的。因此，如何有效地减小PESD的器件面积已成为业界亟待解决的技术问题。
技术实现思路
本专利技术的目的在于提供一种ESD保护结构，以解决现有的PESD器件占用面积太 大，成本太高的问题。为解决上述问题，本专利技术提出一种ESD保护结构，所述一种ESD保护结构包括第一导电类型的半导体衬底；第一导电类型的半导体阱区；第二导电类型的半导体阱区；第一类型MOS ESD器件，所述第一类型MOS ESD器件的栅极位于所述第一导电类 型的半导体阱区上，所述第一类型MOS ESD器件的源区及漏区位于所述栅极两侧，所述源区 位于所述第一导电类型的半导体阱区内，所述漏区同时位于所述第一导电类型的半导体阱 区与所述第二导电类型的半导体阱区内，所述第一类型MOS ESD器件的输入端位于所述第 二导电类型的半导体阱区内；以及第二类型MOS ESD器件，所述第二类型MOS ESD器件位于所述第二导电类型的半 导体阱区内，所述第二类型MOS ESD器件的漏极与所述第一类型MOSESD器件的漏极相连。可选的，所述第一导电类型的半导体衬底为P型衬底。可选的，所述第一导电类型的半导体阱区为P型阱区，所述第二导电类型的半导体阱区为N型阱区。可选的，所述第一类型MOS ESD器件为NMOS ESD器件。可选的，所述NMOS ESD器件的输入端为一重掺杂的N+区域。可选的，所述重掺杂的N+区域的周围设置了隔离区。可选的，所述隔离区为浅沟槽隔离。可选的，所述第二类型MOS ESD器件为PMOS ESD器件。本专利技术所提供的ESD保护结构通过将NMOS ESD器件的输入端设置在N型阱区内， 利用N型阱区形成NMOS ESD器件的镇流电阻，同时将本文档来自技高网...

【技术保护点】
一种ＥＳＤ保护结构，其特征在于，包括：第一导电类型的半导体衬底；第一导电类型的半导体阱区；第二导电类型的半导体阱区；第一类型ＭＯＳＥＳＤ器件，所述第一类型ＭＯＳＥＳＤ器件的栅极位于所述第一导电类型的半导体阱区上，所述第一类型ＭＯＳＥＳＤ器件的源区及漏区位于所述栅极两侧，所述源区位于所述第一导电类型的半导体阱区内，所述漏区同时位于所述第一导电类型的半导体阱区与所述第二导电类型的半导体阱区内，所述第一类型ＭＯＳＥＳＤ器件的输入端位于所述第二导电类型的半导体阱区内；以及第二类型ＭＯＳＥＳＤ器件，所述第二类型ＭＯＳＥＳＤ器件位于所述第二导电类型的半导体阱区内，所述第二类型ＭＯＳＥＳＤ器件的漏极与所述第一类型ＭＯＳＥＳＤ器件的漏极相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡剑，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]