非易失性半导体存储装置制造方法及图纸

本发明专利技术提供一种能够减少ＥＥＰＲＯＭ的写入时间的非易失性半导体存储装置。当模式切换信号ＣＯＭＢ为Ｌ电平时，将ＥＥＰＲＯＭ（１）设定成单体模式。此时，分别根据第一端口的控制信号ＳＣＬ１、ＳＤＡ１和第二端口的控制信号ＳＣＬ２、ＳＤＡ２对第一和第二存储体（２１、２２）独立地进行存取。当模式切换信号ＣＯＭＢ为Ｈ电平时，将ＥＥＰＲＯＭ（１）设定成联合模式。此时，第一和第二存储体成为连接在一起的４ｋ比特的存储体，根据第一端口的控制信号（ＳＣＬ１、ＳＤＡ１）对其进行存取。

【技术实现步骤摘要】

本专利技术涉及一种可进行电删除和编程的非易失性半导体存储装置(EEPR0M: Electrically Erasable Programmable Only Memory)，特别是提供一种双端口 EEPROM。
技术介绍
双端口 EEPROM具有多个存储体，是一种构成为能够独立地对各存储体进行存取 的 EEPROM。例如，具有第一和第二存储体的双端口 EEPROM具有第一和第二端口。而且，通过 向第一端口串行输入第一控制信号(时钟、地址数据等)，能够对第一存储体进行存取，并 且通过向第二端口串行输入第二控制信号(时钟、地址数据等)，能够对第二存储体进行存 取。从用户的角度考虑，双端口 EEPROM通过在一个封装体上搭载多个EEPROM而构成， 对于多个系统独立的系统，能够独立地且同时使用这些EEPR0M。专利文献1公开了双端口 EEPROM。专利文献1日本特开平11-306010号公报如上所述，在现有的双端口 EEPROM中，能够独立地对多个存储体进行存取。因此， 对各存储体进行数据的写入时，也需要输入对应于与各存储体的端口相应的端口的控制信 号，存在耗时长的问题。
技术实现思路
本专利技术的非易失性半导体存储装置的特征在于，具备第一存储体，其包括能够 进行电写入和电读取的多个存储器单元；第二存储体，其包括能够进行电写入和电读取的 多个存储器单元；第一端口，其串行输入第一控制信号；第二端口，其串行输入第二控制信 号；模式切换端子，其输入对第一模式和第二模式进行切换的模式切换信号；和控制电路， 其根据输入给所述模式切换端子的模式切换信号，在第一模式中，能够根据输入给所述第 一端口的第一控制信号对所述第一存储体进行存取，并且能够根据输入给所述第二端口的 第二控制信号对所述第二存储体进行存取，在第二模式中，根据输入给所述第一端口的第 一控制信号，能够对所述第一和第二存储体双方进行存取。(专利技术效果)根据本专利技术，能够减少EEPROM的写入时间。 附图说明图1是表示本专利技术的实施方式的EEPROM的构成的图。图2是说明本专利技术的实施方式的EEPROM的动作的图。图3是说明本专利技术的实施方式的EEPROM的动作的图。图4是说明本专利技术的实施方式的EEPROM的动作的图。图5是表示EEPROM的端子配置的图。图6是表示本专利技术的实施方式的EEPROM与ROM记录器之间的连接例的图。图7是说明本专利技术的实施方式的EEPROM的写入动作的图。图8是具有HDMI连接器的显示器装置的系统构成图。图中1-EEPR0M ;10_第一时钟输入端子；11_第一数据输入输出端子；12-第 二时钟输入端子；13-第二数据输入输出端子；14-模式切换端子；15 17-输入缓冲 器；18、19-输入输出缓冲器；20-模式切换电路；20A、20B-多路转接器；21-第一存储体； 22-第二存储体；23-第一存储体控制电路；24-第二存储体控制电路；100-液晶电视； 101U02-HDMI连接器；103、104_电平转换器；105-HDMI接收机；106-影像信号处理器； Ill-DVD ； 112-HDD。具体实施例方式下面，参照添图说明本专利技术的实施方式。 图1是表示本专利技术的实施方式的EEPR0M1的构成的图。EEPR0M1是串行接口方式 的EEPR0M，具备输入第一串行时钟SCLl的第一时钟输入端子10、输入输出与第一串行时钟 SCLl同步的第一串行数据SDAl的第一数据输入输出端子11、输入第二串行时钟SCL2的第 二时钟输入端子12、输入输出与第二串行时钟SCL2同步的第二串行数据SDA2的第二数据 输入输出端子13、输入模式切换信号COMB的模式切换端子14。第一时钟输入端子10和第一数据输入输出端子11构成第一端口，第二时钟输入 端子12和第二数据输入输出端子13构成第二端口。EEPR0M1还具备输入缓冲器15 17、输入输出缓冲器18、19、模式切换电路20、第 一存储体21、第二存储体22、第一存储体控制电路23、第二存储体控制电路24。第一和第二存储体21、22是包括可进行电写入和电读取的多个存储器单元的存 储区域。以下，以具有2k比特(256X8比特)的存储容量的存储体为一例说明第一和第二 存储体21、22。第一存储体控制电路23基于从第一时钟输入端子10通过输入缓冲器15而被输 入的第一串行时钟SCL1、和从第一数据输入输出端子11通过输入输出缓冲器18而被输入 的第一串行数据SDA1，控制对第一存储体21的存取。S卩，在进行写入动作时，第一存储体控制电路23进行控制，使得根据包含在第一 串行数据SDAl中的写入命令代码、地址数据、数据，向对应的地址写入数据。另外，在进行 读取动作时，第一存储体控制电路23进行控制，使得根据包含在第一串行数据SDAl中的读 取命令代码、地址数据读取存储在对应的地址中的数据，并且通过输入输出缓冲器18从第 一数据输入输出端子11串行输出所读取的数据。模式切换电路20包括多路转接器20A、28B而构成。而且，当输入给模式切换端子 14的模式切换信号COMB为L电平时(单体模式)，多路转接器20A将从第二时钟输入端子 12通过输入缓冲器17被输入的第二串行时钟SCL2提供给第二存储体控制电路24，多路转 接器20B将从第二数据输入输出端子13通过输入输出缓冲器19被输入的第二串行数据 SDA2提供给第二存储体控制电路24。并且，第二存储体控制电路24基于第二串行时钟SCL2和第二串行数据SDA2，控制 对第二存储体22的存取。另一方面，当输入给模式切换端子14的模式切换信号COMB为H电平时(联合模 式)，多路转接器20A将从第一时钟输入端子10通过输入缓冲器15被输入的第一串行时钟 SCLl提供给第二存储体控制电路24，多路转接器20B将从第一数据输入输出端子11通过 输入输出缓冲器18被输入的第一串行数据SDAl提供给第二存储体控制电路24。此时，输 入到第二时钟输入端子12的第二串行时钟SCL2和输入到第二数据输入输出端子13的第 二串行数据SDA2无效。图2是示意表示单体模式和联合模式的动作的图。如图所示，在图2(a)的单体模 式中，根据第一端口的控制信号(SCL1、SDA1)和第二端口的控制信号(SCL2、SDA2)，分别独 立地对第一和第二存储体21、22进行存取。此时，EEPR0M1起到作为一般的双端口 EEPROM 的作用，第一和第二存储体21、22的地址都是OOh-FFh。在图2(b)的联合模式中，第一和第二存储体21、22构成连接在一起的4k比特的 一个存储体，根据第一端口控制信号(SCL1、SDA1)对其进行存取。此时，第一存储体21的 地址是OOOh-OFFh，第二存储体22的地址是100h-lFFh。即，根据最高位比特的地址数据是 “ 1”还是“0”，切换进行存取的存储体。第二端口控制信号(SCL2、SDA2)变为无效。一般，为了在系统上的主设备和从设备之间进行数据通信，主设备使从设备产生 开始条件。在本实施方式中，EEPR0M1是从设备。产生开始条件之后，主设备通过使包括7比特长的设备地址和1比特长的读取/ 写入命令代码的串行数据与串行时钟同步，并使其经由串行数据母线被发送本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于，具备：第一存储体，其包括能够进行电写入和电读取的多个存储器单元；第二存储体，其包括能够进行电写入和电读取的多个存储器单元；第一端口，其串行输入第一控制信号；第二端口，其串行输入第二控制信号；模式切换端子，其输入对第一模式和第二模式进行切换的模式切换信号；和控制电路，其根据输入给所述模式切换端子的模式切换信号，在第一模式中，能够根据输入给所述第一端口的第一控制信号对所述第一存储体进行存取，并且能够根据输入给所述第二端口的第二控制信号对所述第二存储体进行存取，在第二模式中，根据输入给所述第一端口的第一控制信号，能够对所述第一和第二存储体双方进行存取。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金田义宣，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP[日本]