非易失性半导体存储装置及执行校验写入操作的方法制造方法及图纸

本文公开了一种非易失性半导体存储装置及在其上执行校验写入操作的方法，该非易失性半导体存储装置包括多个存储单元和驱动器电路，该驱动器电路被配置成以周期执行校验写入操作，包括从多个存储单元的阵列中选择用于构成写入单元单位的预定数量的存储单元、将数据集体地写入预定数量的存储单元以及校验写入的数据，该驱动器电路还重复地执行校验写入操作，直到写入单元单位内的所有存储单元都通过了校验为止。

【技术实现步骤摘要】

本专利技术涉及一种其中多个存储单元以特定的形式排列的非易失性半导体存储装置和一种在该装置上执行校验写入操作的方法。
技术介绍
存在为了增加向例如NOR型非易失性半导体存储(闪存)装置写入的速度，用于提高同时编程的位数的方法(诸如在日本专利特开第2007-242191号(下文中称为专利文 件1)中公开的方法)。该类型的方法旨在通过在编程校验读取操作中同时校验-读取众多 的位来实现提高的写入速度。这样的用于更快速编程的技术不限于现有的非易失性存储装置；它们也可以被广泛地应用于包括日本专利特开第2005-235360号(下文中称为专利文件2)中公开的阻抗 可变型存储装置的其它类型的非易失性存储装置。正如作为相关技术一部分的专利文件1中所讨论的，例如针对NOR型闪速存储器，写入速度典型地为大约每位100微秒，并且写入电流为大约100 μ A。当在编程时同时写入 数据8至32位时，获得8至32位/10 μ sec. ( = 100千字节/秒至400千字节/秒)的编 程吞吐量。该操作所需的写入电流为大约800 μ A至3. 2mA。以上引用的专利文件1提出了当提供大电流以处理增加的同时编程的位数时用 于确保在其上限制了布线上的电压降的电流路径的布置。设计这些布置来提高编程吞吐量。
技术实现思路
因为增加同时被校验的位数需要馈入更大的写入电流，所以重要的是确保适当的 电流路径。然而，通常比确保电流路径更重要的是放宽对电源的限制。即，在芯片中紧凑地 加入提供大电流的电源，来期望使用内部升压的电源电压产生该电流。然而，难以完成在芯 片中供应大电流的这个行动。从而在确立实用地提高编程吞吐量的技术中，更加重要的是要调和写入时间的缩 短和最大写入电流的削减。这也适用于除了 NOR型以外的闪速存储器和专利文件2中所讨论的其它非易失性存储器。根据目前已知的编程方法，如上所概述，已经提升了编程吞吐量但未考虑对写入 电流的限制。在那种意义上来说，现有技术可能不被认为是实用的。本专利技术的实施例考虑了上述情形而被做出，并且提供了具有用于提升编程吞吐量 同时试图减小写入电流的驱动器电路的非易失性半导体存储装置。本专利技术的实施例还提供 了一种在用于提升编程吞吐量同时试图减小写入电流的该非易失性半导体存储装置上执 行校验写入操作的方法。在实施本专利技术中并根据本专利技术的一个实施例，提供了一种非易失性半导体存储装置，其包括多个存储单元和驱动器电路，驱动器电路被构造成以周期执行校验写入操作， 包括从多个存储单元的阵列中选择用于构成写入单元单位的预定数量的存储单元；向预 定数量的存储单元集体地写入数据；以及校验写入的数据，驱动器电路还重复地执行校验 写入操作，直到发现写入单元单位内的所有存储单元都已经通过校验为止；其中，利用从多 个存储单元的阵列选择的多个写入单元单位，驱动器电路在被发现未通过校验的存储单元 上，以向一个写入单元单位写入数据比向另一写入单元单位写入数据晚至少一个周期开始 的方式同时地执行多个校验写入操作。 根据如上概述的结构，驱动器电路控制多个存储单元上的写入校验操作。更具体 地，将预定数量的存储单元从多个存储单元中选择出并作为写入单元单位。然后以从写入 数据到写入单元单位至校验写入的数据的周期在写入单元单位上执行写入校验操作，重复 该周期，直到发现写入单元单位中的所有存储单元已经通过校验为止。在重复地执行周期中，驱动器电路如下地控制向写入单元单位的第一写入的开 始从上述多个存储单元中，那些构成多个上述写入单元单位的存储单元被选择且同时经 历写入校验操作。这时，操作对象单元是那些还未校验的单元或那些被发现未通过校验的 单元。当同时地执行多个上述校验写入操作时，向一个写入单元单位写入数据的开始相对 于向另一个写入单元单位写入数据的开始被延迟了至少一个周期。当同时向多个写入单元单位写入数据时，向第二或后续写入单元单位写入数据的 开始相对于向在前写入单元单位写入数据的开始被延迟了至少一个周期。从而，校验写入 操作已经过去了至少一个周期的在前写入单元单位结果具有比最初包含的存储单元少的 操作对象单元。这里假设每个写入单元单位的存储单元数量相同。还假设只有那些未被发现通过 了校验的存储单元才是校验写入操作的对象。如果没有执行上述的写入开始点的移位，那么会在所有写入单元单位上同时执行 第一写入。当然，至少被校验过一次的所有存储单元会被排除。从而所有存储单元都是操 作的对象。这期望提供与作为操作对象的存储单元的数量相当的写入电流。鉴于写入电流 一定程度上根据写入数据为“1”或“0”而不同，统计上来说，第一写入时消耗了非常大的写 入电流。随着写入排序数的增加，通过校验的存储单元数增加。结果，从统计上说，所消耗 写入电流的平均值逐渐下降。根据本专利技术的实施例，对比而言，从统计上说高度可能地是一个写入单元单位在 第一周期中消耗最大的电流。然而，由于只涉及一个写入单元单位，所以总电流值没有达到 很大。在接下来的(S卩，第二)周期中，可能会消耗最大电流的写入单元单位转移到新增 加的第二写入单元单位。在第二周期中，此电流加上施加至第一写入单元单位的第二写入 电流构成总电流。即，在第二周期中，用于第一写入单元单位中那些在第一周期中未通过校 验的单元的写入电流通过用于第二写入单元单位的写入电流来增补，以构成总电流。尽管 第二周期中的总电流极有可能大于第一周期中的总电流，但是第二总电流肯定小于第一总 电流的两倍。写入单元单位的数量在第三和后续周期的每个中仅仅增加了 1。用于剩余的老写 入单元单位的电流值随着周期序数的变大而下降。如果未应用本专利技术的实施例，那么第一周期中的总电流量是最大的。随着周期序 数的增加，总电流量以相对陡峭的方式下降。对比而言，本专利技术的实施例的应用使得降低总 电流量的峰值以及使各周期的总电流平均化是高度可能的。根据本专利技术的另一个实施例，提供了一种在非易失性半导体存储装置上执行校验 写入操作的方法，该方法包括以周期执行校验写入操作的步骤，包括从多个存储单元的阵 列中选择用于构成写入单元单位的预定数量的存储单元；向预定数量的存储单元集体地写 入数据；以及校验写入的数据，还重复地执行该校验写入操作，直到发现写入单元单位内的 所有存储 单元已经通过校验为止；其中，利用从多个存储单元的阵列中选择的多个写入单 元单位，在被发现未通过校验的存储单元上以向一个写入单元单位写入数据比向另一写入 单元单位写入数据晚至少一个周期开始的方式同时地执行多个校验写入操作。如上所概述，本专利技术的实施例提供了一种能够增加吞吐量同时减小总写入电流量 的非易失性半导体存储装置，以及用于在该存储装置上执行校验写入操作的方法。附图说明图1是用作本专利技术的第一和第二实施例的非易失性半导体存储装置的框图；图2是涉及第一和第二实施例的存储单元阵列的构造图；图3是涉及第一和第二实施例的存储单元的等效电路图；图4是示出写入电流和元件阻抗的倒数(电导率)之间关系的存储单元的写入特 性图；图5A、5B以及5C是涉及第一实施例的校验写入控制的概念图；图6是涉及第一实施例的校验写入控制的操作流程图；图7A、7B、7C以及7D是涉及第二实施例的校验写入控制的概念图；以及图8是涉及第二实施例的校验写入控制的操作流本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，包括：　　多个存储单元；以及　　驱动器电路，其被配置成以周期执行校验写入操作，包括：从所述多个存储单元的阵列中选择用于构成写入单元单位的预定数量的存储单元；将数据集体地写入所述预定数量的存储单元；以及校验写入的数据，所述驱动器电路还重复地执行所述校验写入操作，直到所述写入单元单位内的所有存储单元都通过了校验为止；　　其中，利用从所述多个存储单元的阵列中选择的多个所述写入单元单位，所述驱动器电路在未通过校验的存储单元上，按照向一个写入单元单位写入数据比向另一个写入单元单位写入数据晚至少一个周期开始的方式，同时地执行多个所述校验写入操作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：椎本恒则，北川真，对马朋人，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]