用以存取存储器的方法及系统技术方案

本发明专利技术主要论述一种包括主机控制器、输入／输出缓冲器及存储器装置的系统。所述存储器装置耦合到所述主机控制器且经配置以从所述主机控制器接收读取命令。所述非易失性存储器包含与非易失性存储器通信的接口控制逻辑。所述接口控制逻辑包含耦合到所述非易失性存储器及所述输入／输出缓冲器的时延编程电路。所述时延编程电路存储对应于将要在读取操作期间从所述非易失性存储器传送数据之前提供于所述非易失性存储器处的空字节延迟的至少一个值。

【技术实现步骤摘要】


技术介绍
非易失性存储器(也称作快闪存储器装置)已在各种使用中变得极受欢迎，包含 便携式存储器、移动电话、数字回答机、硬盘驱动器、电视、个人计算机及个人数字 话音记录器等。快闪存储器在最高层级可划分成扇段，其中扇段由多个区块组成，区 块由多个页组成，而页又由数百个字节组成等等。快闪存储器可允许在芯片、扇段、 区块或页层级进行擦除同时可在页或字节层级进行编程。读取存储器可在各种层级进 行且可涉及变化的数据量。
技术实现思路
附图说明在附图中以举例方式图解说明一些实施例且其并非限制，在所述附图中 图1是根据本专利技术的一些实施例包含存储器装置的存储器系统的方框图。图2是根据本专利技术的一些实施例包含在执行READ阵列操作期间配置空字节的电 路的系统的方框图。图3是根据本专利技术的一些实施例对应于使用操作代码的READ阵列命令的时钟 循环的实例。图4是根据本专利技术的一些实施例对应于使用操作代码的READ阵列命令的时钟循 环的实例。图5是根据本专利技术的一些实施例对应于使用操作代码的READ阵列命令的时钟循 环的实例。图6是根据本专利技术的一些实施例描述将数据从存储器装置传送到主机控制器的方 法的流程图。图7是根据本专利技术的一些实施例描述制造存储器装置的方法的流程图。 图8是根据本专利技术的一些实施例描述使用存储器装置的方法的流程图。 图9根据本专利技术的一些实施例图解说明使用操作代码03h、 OBh及lBh中的至少一者来读取存储器的方法的流程图。图10根据本专利技术的一些实施例图解说明使用操作代码35h及77h中的至少一者来读取存储器的方法的流程图。具体实施例方式本文所描述的实例方法及系统允许配置从非易失性存储器顺序存取数据期间所引发的初始时延。在下述说明中，为解释起见，阐述了具有实例特有的细节的大量实例以便提供对各实例实施例的透彻了解。然而，所属领域的技术人员将明了，也可不借助所述实例特有的细节来实施本实例。对于一些存储器装置，为执行读取操作，给出读取命令，其包含开始的存储器地址。在允许用于内部读取操作及地址解码的固定时间延迟之后，从给定的初始地址开始可获得第一字节的数据。从读取命令输入的时间到数据输出的时间的延迟降级随机及连续读取操作的效率。而且，此类延迟可极大地影响系统性能且抑制直接从存储器装置执行程序代码的能力。存储器系统图1根据本专利技术的一些实施例图解说明顺序存取存储器阵列的系统100的方框图。系统100包含耦合到主机控制器120的存储器装置101。存储器装置101包含存储器阵列102、 X行解码器104、 Y列解码器106、输入/输出(I/O)缓冲器108、控制及保护逻辑109及接口控制逻辑110。接口控制逻辑110包含时延编程电路115且耦合到主机控制器120。存储器阵列102包含组织成行及列的多个存储器位置(例如，位或元件)。存储器阵列102的每一行(有时也称作页或字线)由存储器地址的X部分寻址，且一页内的存储器阵列102的每一列由存储器地址的Y部分来寻址。存储器阵列102的每一列(有时也称作位线107)电连接到多个存储器位置。在此布置中，每一存储器位置是由一个X与一个Y地址的唯一组合来识别的。将地址馈送到地址锁存器(缓冲电路)112中。地址锁存器112提供目标地址的x部分且也提供y部分。所述地址的X部分馈送到耦合到存储器阵列102且选择所规定的存储器页的x行解码器104中。所述地址的Y部分馈送到选择所述选定页中的所规定的存储器位位置的Y列解码器106中。在一些实例中，Y列解码器106包含用于电感测所存取的存储器位置的位线的感测电路。Y列解码器106进一步包含用于输出目标存储器位置的位的电路。接口控制逻辑110接受外部提供的串行位流且将其馈送到I/O缓冲器108中。I/O缓冲器108包含用于存储待写入到一页或其一部分的位流的电路。接口控制逻辑iio提供用于操作存储器装置101内的各种组件的控制信号及定时信号。在图1中，主机控制器120通过(例如)向接口控制逻辑110发送指令集来控制存储器装置101。主机控制器120经由芯片选择(CS)线及时钟(CLK)线以及双向总线与接口控制逻辑110通信。在一个实例中，如此处所显示，双向总线是4位(1/03.0) 总线。然而，本专利技术并不限于4位总线且可包含各种总线，包含任何2W位总线。在一 些实施例中，主机控制器120通常称作串行外围接口主控器。在一个实例中，主机控 制器120经由串行外围接口(SPI)总线与存储器装置101通信,所述串行外围接口(SPI) 总线具有专用串行输入线及串行输出线。在一些实例中，从CLK的上升沿参考定时；因此可在CLK的上升沿上对数据进 行锁存及输出。在一些实例中，可从CLK的下降沿参考定时。在SPI实施方案的情况 下，使用CLK的上升沿及下降沿两者。可通过首先断言CS线来开始有效的指令或操 作。在已断言CS线上的CS信号之后，主机控制器120在4位双向总线(I/O3.o)上 时钟输出有效的n位操作代码(例如，8位)。在所述操作代码之后，主机控制器120 然后将时钟输出例如地址及数据字节的依附于指令的信息。通过解除断言CS线上的 CS信号来结束操作。在一个实例中，将忽略存储器装置101不支持的操作代码且将不 开始任何操作。因此，存储器装置101将继续忽略1/Ow引脚上所呈现的任何数据直 到开始下一操作为止(CS引脚被解除断言且然后重新断言)。另外，如果在将完整的 操作代码及地址信息发送到装置之前解除断言CS线，那么将不执行任何操作且存储 器装置101将仅返回到闲置状态且等待下一操作。在一实例中，寻址存储器装置101 需要发送总共三个字节的信息，其代表地址位A23-A0。在一个实例中，存储器装置101包含顺序存取存储器装置(例如，串行EEPROM 及串行快闪)。在此类顺序存取存储器装置中，将命令或操作代码从主机控制器120 发送到存储器装置101以便从存储器装置101读取各种类型的数据(例如，存储器阵 列数据、状态寄存器数据、串行数字/安全寄存器数据等)。可以存储器装置101所支 持的最大时钟频率内的任一时钟频率进行数据读取。当以相对高的时钟频率读取数据 时，存储器装置101在其将数据输出回到主机控制器120之前可能不具有足够的时间 来解码主机控制器120所发送的命令、操作代码或地址信息。如果存储器装置101不 具有足够的时间来解码命令、操作代码或地址信息，那么存储器装置101可输出错误 数据。在另一实例中，READ命令将使从存储器阵列102中的不同地址位置存取数据成 为必须。从存储器阵列102的一个位置移动(跳跃)到另一个位置可以是完全随机的 且此用以从存储器阵列102存取数据的随机跳跃在READ操作期间产生额外的延迟。 随机跳跃是其中读取存取并不限于存储器阵列102的特定部分而代替地可对存储器内 的任何位置进行此操作的那些随机跳跃。索引跳跃可需要对当前索引位置或列作跳跃。 例如，索引跳跃将允许READ存取字线的字节位置5且然后跳跃到另一字线的字节位 置5。在一些实施例中，索引跳跃可以称作基本及偏移跳跃。为解决类似于以上所述的那些问题，顺序存取存储器装置提供多个命令/操作代 码，所述命令/操作码可用于较高时钟频率的读取且可需要通过向存储器装置101发送本文档来自技高网...

【技术保护点】
一种设备，其包括：　存储器装置；　输入／输出（Ｉ／Ｏ）缓冲器；及　时延编程电路，其耦合到所述存储器装置及所述Ｉ／Ｏ缓冲器以存储在读取操作期间从所述存储器装置传送数据之前于所述存储器装置处接收的空字节的数目的多个值。

【技术特征摘要】
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【专利技术属性】
技术研发人员：理查德V德卡罗，德努茨马尼亚，
申请(专利权)人：爱特梅尔公司，
类型：发明
国别省市：US[美国]