非易失性半导体存储器件制造技术

非易失性半导体存储器件（１０１）包括连接到指令解码器（１０８）的特殊指令使能／无效信号线（１２０）。特殊指令使能／无效信号经信号线（１２０）从外部输入给指令解码器（１０８）。由此，在初始化该器件（１０１）时，指令解码器（１０８）可以使特殊指令有效并且该器件（１０１）可以转变到对应特殊指令的模式。另一方面，指令解码器（１０８）可以使特殊指令无效，例如，当用户使用该器件（１０１）时，由此，即使在错误地发布特殊指令时，也能防止执行特殊指令。

【技术实现步骤摘要】

本专利技术涉及一种非易失性半导体存储器件，特别涉及一种能电擦除和编程数据的非易失性半导体存储器件。
技术介绍
的说明有些非易失性半导体存储器件在来自外部器件的指令的基础上进行诸如编程、擦除和各种控制等的操作。此外，非易失性半导体存储器件具有一些模式，以便在制造工艺期间进行初始化。该模式在外部输送的指令的基础上进行转换。然而，当用户任意改变初始设置时，非易失性半导体存储器件发生故障。因此，这样构成非易失性半导体存储器件以至于用户不能执行用于转移到进行初始设置的模式的指令。以用于将模式转移到各种测试模式的指令作为上述的禁止用户执行的指令的例子。作为这种指令的例子，可以举出用于读取或写入非易失半导体存储器件中的结构数据的指令。此外，非易失性半导体存储器件设有将由用户设置的指令，以便禁止或不禁止执行。作为这种指令的例子，可以举出用于保护预定存储区域的指令(以下称为保护指令)。保护指令是用于禁止向预定存储区域编程或从预定存储区域擦除的指令，以便保护储存在存储区域中的数据和程序不受到由CPU的失控、噪声等引起的损坏。如上所述，在初始化时执行并禁止由用户执行的指令以及由用户设置以便禁止执行的指令被称为“特殊指令”。下面以保护指令作为特殊指令的例子。下面将参照附图说明现有技术的非易失性半导体存储器件的结构。图4是示出现有技术的非易失性半导体存储器件的典型结构的方框图。图4所示的非易失性半导体存储器件401包括存储单元阵列402、擦除块402a、结构数据存储区域402b、地址解码器403、读取/编程电路404、擦除和编程控制电路405、保护数据编程控制电路405a、电源电路406、控制电路407、指令解码器408、数据多路复用器(Data MUX)409、数据处理单元(DPU)410、保护寄存器411、保护信息信号线412、擦除和编程禁止电路413、地址计数器414、输入/输出数据总线415、输出总线416、和输入总线417。接着，将说明执行保护指令以便保护擦除块402a的过程。首先，把保护指令和要保护的目标擦除块402a的地址输入到指令解码器408中。指令解码器408将输入的保护指令进行解码并向控制电路407输出作为结果的信号。控制电路407根据从指令解码器408输出的信号把保护命令输出给保护数据编程控制电路405a，由此控制地址计数器414和DPU 410并在结构数据存储区域402b中设置要保护的目标擦除块402a的数量。此外，控制电路407通过读取/编程电路404将用于保护擦除块402a的数据转移到与目标擦除块402a的数量相对应的保护寄存器411。由此，保护了擦除块402a，从而保护了储存在该块中的数据和程序。然而，一般情况下，一旦保护了存储区域，该存储区域不可以轻易的解除保护。因此，已经由于CPU失控、噪声等错误执行了保护指令而被保护的存储区域就变成了坏区。再者，在错误发布用于转移到测试模式的指令的情况下，有可能擦除和编程结构数据，由此导致在有些情况下非易失性半导体存储器件中的故障。
技术实现思路
因此，本专利技术的目的是提供一种非易失性半导体存储器件，其在错误地发布特殊指令的情况下可以禁止执行特殊指令。根据本专利技术的非易失性半导体存储器件包括包括多个非易失性存储单元的存储单元阵列、用于对从外部输送给它的指令进行解码的指令解码器、以及用于根据由指令解码器执行的解码结果控制存储单元阵列的控制电路，其中把至少一个特殊指令控制信号输入给指令解码器，所述特殊指令控制信号用于控制是否允许执行可以执行的指令当中的至少一个指令，并且指令解码器输出根据特殊指令控制信号进行解码的结果。在这种情况下，优选把特殊指令控制信号从外部输送给它。或者，根据本专利技术的非易失性半导体存储器件还包括用于在控制电路的控制下按照易失性方式存储数据的至少一个寄存器，其中从该寄存器输出特殊指令控制信号。或者，把初始数据储存在存储单元阵列中的存储单元中，并且控制电路可以读取初始数据并将读取的初始数据在预定时序传输给寄存器。从下面结合附图对本专利技术的详细说明使本专利技术的这些和其他目的、特征、方案和优点变得更加明显。附图简述图1是显示根据本专利技术第一实施例的非易失性半导体存储器件的结构的方框图；图2是显示根据本专利技术第二实施例的非易失性半导体存储器件的结构的方框图；图3是显示根据本专利技术第三实施例的非易失性半导体存储器件的结构的方框图；以及图4是显示现有技术非易失性半导体存储器件的结构的方框图。优选实施例的详细说明下面将参照附图说明本专利技术的实施例。图1是显示根据本专利技术第一实施例的非易失性半导体存储器件的结构的方框图。图1所示的非易失性半导体存储器件101包括存储单元阵列102、擦除块102a、结构数据存储区域102b、地址解码器103、读取/编程电路104、擦除和编程控制电路105、保护数据编程控制电路105a、电源电路106、控制电路107、指令解码器108、数据多路复用器(DataMUX)109、数据处理单元(DPU)110、保护寄存器111、保护信息信号线112、擦除和编程禁止电路113、地址计数器114、输入/输出数据总线115、输出总线116、输入总线117和特殊指令使能/无效信号线120。通过将非易失存性储单元设置成阵列来形成存储单元阵列102。此外，擦除块102a是包括多个存储单元的块。以擦除块为单位擦除、或擦除和编程存储单元。图1所示的存储单元阵列102包括N片擦除块102a。结构数据存储区域102b是存储单元阵列102中的区域并储存关于保护的信息、修整数据等。地址解码器103将从外部输入到非易失性半导体存储器件101中的地址进行解码。当从存储单元阵列102读取数据和将数据编程到存储单元阵列102中时，读取/编程电路104将高电压施加于被访问的存储单元的漏极。擦除和编程控制电路105控制存储单元中的数据的擦除和编程。保护数据编程控制电路105a将用于保护擦除块102a的数据编程到结构数据存储区域102b中。电源电路106包括产生高于电源电压的电压的升压电路等。控制电路107包括擦除和编程算法控制器。指令解码器108对从外部输入给非易失性半导体存储器件101的指令进行解码。Dita MUX 109在输入和输出数据之间进行切换。DPU 110产生将要编程的数据和用于擦除和编程的预期值。提供的保护寄存器111的数量与擦除块102a的数量(N片)相同，并且每个保护寄存器111对应一个擦除块102a。保护寄存器111以易失性方式储存用于控制是否保护相应擦除块102a的数据。此外，保护寄存器111通过保护信息信号线112向擦除和编程禁止电路113输出保护信息信号。擦除和编程禁止电路113根据保护信息信号控制是否允许从存储单元阵列102进行擦除和对其进行编程。地址计数器114在内部产生地址。输入/输出数据总线115是用于指令的输入或数据输入/输出的总线。输出总线116是用于从读取/编程电路104输出的数据的总线。输入总线117是用于从外部接收将要编程的数据等的总线。特殊指令使能/无效信号线120连接到指令解码器108。特殊指令使能/无效信号线120是用于将控制是否执行特殊指令的信号(下面将其称为特殊指令使能/无效信号)从非易失性半导体存储器件101的外部输入到本文档来自技高网...

【技术保护点】
一种在指令基础上进行操作的非易失性半导体存储器件，包括：包括多个非易失性存储单元的存储单元阵列；用于对从外部输送给它的指令进行解码的指令解码器；以及用于根据由所述指令解码器执行的解码的结果来控制所述存储单元阵列的控制 电路，其中把至少一个特殊指令控制信号输入到所述指令解码器，所述特殊指令控制信号用于控制是否允许执行可以执行的指令当中的至少一个指令，以及所述指令解码器输出根据所述特殊指令控制信号解码结果。

【技术特征摘要】
JP 2004-4-28 134486/20041.一种在指令基础上进行操作的非易失性半导体存储器件，包括包括多个非易失性存储单元的存储单元阵列；用于对从外部输送给它的指令进行解码的指令解码器；以及用于根据由所述指令解码器执行的解码的结果来控制所述存储单元阵列的控制电路，其中把至少一个特殊指令控制信号输入到所述指令解码器，所述特殊指令控制信号用于控制是否允许执行可以执行的指令当中的至少一个指令，以及所述指令解码...

【专利技术属性】
技术研发人员：小宫学，富田泰弘，诹访仁史，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]