半导体存储装置制造方法及图纸

一种半导体存储装置，其特征在于，包括用于对第一地址进行冗余的多个第一熔丝锁存电路、用于对第二地址进行冗余的多个第二熔丝锁存电路、以及用于使多个第二熔丝锁存电路无效的无效电路，与多个第一熔丝锁存电路对应的多个第一熔丝位置并不相互相邻，而是由与多个第二熔丝锁存电路对应的第二熔丝位置介于其间。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及半导体存储装置，具体地说，涉及通过熔丝设定有缺陷地址的根据冗余存储单元的置换的半导体存储装置。
技术介绍
当半导体存储装置中存在有缺陷的存储单元时，用作为预备的存储单元的冗余存储单元置换该存储单元，从而将对有缺陷的存储单元的地址进行的访问调换到冗余存储单元，由此来对缺陷存储单元的地址进行补救处理。在大容量的半导体存储器中，为补救尽可能多的缺陷而要求提高冗余效率(缺陷补救率)。仅通过单纯增加备用件(冗余单元)的数量等方法，就可以提高冗余效率。但另一方面却要求减小冗余单元或冗余电路等缺陷补救系统所占的面积，并提高冗余系统可靠性。为了用冗余存储单元置换有缺陷的存储单元，需要存储有缺陷的存储单元的地址。通常的冗余系统通过设置熔丝来实现所述功能。在各熔丝中，与其对应地设置有用于表示熔丝的状态(切断/非切断)的锁存电路。例如，作为补救有缺陷的存储单元的方式，准备备用列选线和备用字线，并分别用备用列选线和备用字线置换与有缺陷的存储单元对应的列选线和字线。为实现这个功能，对于与缺陷存储单元相对应的列选线和字线，需要设置用于存储各自的地址的熔丝锁存电路。例如，若列选地址为五比特，则需要设置五个熔丝锁存电路和一个用于冗余判定的熔丝锁存电路。若字选地址是五比特，则需要设置五个熔丝锁存电路和一个用于冗余判定的熔丝锁存电路。这里，用于冗余判定的熔丝锁存电路是用来指定是否使用相应的备用列选线或相应的备用字线。以后，将用于存储地址的熔丝锁存电路和用于冗余判定的熔丝锁存电路合称为熔丝组。对应于有缺陷的地址而切断熔丝。被切断的熔丝的信息通过熔丝锁存电路被提供给冗余电路，进而从冗余电路被传递到关于列选线或字线的译码电路或驱动电路。基于该信息，与有缺陷地址对应的列选线或字线被备用列选线或备用字线所置换，从而对有缺陷的存储单元进行补救。为了提高冗余效率(缺陷补救率)，如果例如将备用列选线和备用字线分别设为两倍，则需要两倍数量的熔丝组，熔丝锁存电路的数量也要变成两倍。这些熔丝锁存电路一般被配置成一列，相对应的熔丝也被配置成一列。熔丝锁存电路的排列间隔大致由熔丝间距来决定。如果设置更多的熔丝组，则可以与其相应地提高冗余效率。但是也会有熔丝及熔丝锁存电路的数量相应地增加，且面积增大的结果。由于熔丝锁存电路的配置间隔一般是由熔丝的间距来决定，所以若减小熔丝的间距的话，就能够相应地减小损失(penalty)面积。但是，由于使用激光束来切断熔丝，所以熔丝间距越小，被切断的熔丝和相邻熔丝短路的危险性就越高。因此，虽然可通过减小熔丝间距来提高冗余效率，并减小损失面积，但会导致熔丝的可靠性下降。
技术实现思路
鉴于以上情况，本专利技术的目的在于解决相关技术的一个或一个以上的问题。并且，本专利技术更为具体的目的在于，在半导体存储装置中减小熔丝间距，并确保熔丝的可靠性。根据本专利技术的半导体存储装置的特征在于，其包括多个第一熔丝锁存电路，用于对第一地址进行冗余；多个第二熔丝锁存电路，用于对第二地址进行冗余；以及无效电路，用于使多个第二熔丝锁存电路无效；与多个第一熔丝锁存电路对应的多个第一熔丝位置并不相互相邻，而是由与多个第二熔丝锁存电路对应的第二熔丝位置介于其间。一般在半导体存储装置的制造中，与试制(评价)阶段相比，工厂批量生产时的成品率要高，并且有缺陷的数量要少。因此，在试制时为补救经常发生的缺陷而需提高冗余效率，但在缺陷少的工厂批量生产时，则无需提高冗余效率，重要的是要提高熔丝的可靠性。在上述半导体存储装置中，例如在批量生产时若将第二熔丝锁存电路设为无效，从而将熔丝每隔一根设为未使用(无效)，则可使使用熔丝(有效熔丝)的间距在实际效果上变成两倍。由此，可避免在使用熔丝之间发生短路等的由于间距小而引起的故障，从而可提高熔丝的可靠性。这样，通过以电路方式选择使用/不使用熔丝，可减小熔丝间距，通过可确保熔丝的可靠性。附图说明图1是适用本专利技术的半导体存储装置的概略结构示意图；图2是存储区块的第一实施例的结构示意图；图3是熔丝阵列的结构示意图；图4是示出熔丝锁存电路结构的一个例子的电路图；图5是示出下述电路的一个例子的电路图，该电路生成用于控制熔丝锁存电路的有效/无效的信号；图6是存储区块的第二实施例的结构示意图；图7是存储区块的第二实施例的字系统结构示意图；图8是示出熔丝锁存电路结构的一个例子的电路图；图9是示出下述电路的一个例子的电路图，该电路生成用于控制熔丝锁存电路的有效/无效的信号；图10是存储区块的第三实施例的结构示意图。具体实施例方式下面，利用附图来详细说明本专利技术的实施例。图1是适用本专利技术的半导体存储装置的概略结构示意图。图1的半导体存储装置10包括控制输入电路11、地址输入电路12、数据输入输出电路13、逻辑电路14、预译码器15、读出放大器16、以及存储区块17。逻辑电路14是通过控制输入电路11，从外部接收控制信号(芯片启动/CE、允许输出/OE、允许写入/WE)，并根据这些控制信号来控制半导体存储装置10的各部分的控制电路。具体来说，逻辑电路14将这些控制信号进行译码，并根据译码结果来控制数据输入输出电路13、预译码器15以及存储区块17。地址输入电路12从外部接收并锁存地址信号，然后提供给预译码器15。预译码器15在逻辑电路14的控制下，将地址信号进行预译码，并将预译码的结果提供给存储区块17。在存储区块17中，对预译码结果进一步进行译码，从而对由该译码地址表示的存储单元执行读出/写入访问。数据输入输出电路13向外部提供从存储区块17的存储器阵列读出的数据，并且将从外部所提供的写入数据提供给存储区块17。在数据输入输出电路13和存储区块17之间传送数据时，由读出放大器16将信号放大。图2是存储区块的第一实施例的结构示意图。图2的存储区块17包括字驱动器21、列驱动器22、字线的备用驱动器23-1及23-2、列选线的备用驱动器24-1及24-2、字线的冗余电路25-1及25-2、列选线的冗余电路26-1及26-2、字译码器27、列译码器28、多个熔丝锁存电路29、熔丝阵列30、熔丝阵列31、以及存储器核心电路32。字译码器27从图1的预译码器15接收地址高位比特(例如A5至A9)的预译码信号，对接收的预译码信号进行译码。表示选择字的译码结果，被提供给冗余电路25-1和25-2以及字译码器21。列译码器28从图1的预译码器15接收地址低位比特(例如A0至A4)的预译码信号，对接收的预译码信号进行译码。表示选择列的译码结果，被提供给冗余电路26-1和26-2以及列译码器22。字驱动器21选择触发被指定的字的字线WL。列驱动器22选择触发被指定的列的列选线CL。由此，在与触发字线相连的存储单元中由触发列选线所指定的地址的数据，在与图1的读出放大器16之间被进行存取。由此针对指定地址的存储单元执行数据读取/写入操作。在与字地址的冗余有关的熔丝阵列30中，多个熔丝被配置成一列，并与这些多个熔丝对应地设置有多个熔丝锁存电路29。例如，第奇数个的熔丝锁存电路29作为一个熔丝组与冗余电路25-1相连，第偶数个的熔丝锁存电路29作为一个熔丝组与冗余电路25-2相连。冗余电路25-1在由字译码器27所提供的字地址译码结果与第奇数个的熔丝锁存电路29所示本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，包括：多个第一熔丝锁存电路，用于对第一地址进行冗余；多个第二熔丝锁存电路，用于对第二地址进行冗余；以及无效电路，用于使所述多个第二熔丝锁存电路无效，与所述多个第一熔丝锁存电路对 应的多个第一熔丝位置交替地介于与所述多个第二熔丝锁存电路对应的第二熔丝位置之间。

【技术特征摘要】
1.一种半导体存储装置，其特征在于，包括多个第一熔丝锁存电路，用于对第一地址进行冗余；多个第二熔丝锁存电路，用于对第二地址进行冗余；以及无效电路，用于使所述多个第二熔丝锁存电路无效，与所述多个第一熔丝锁存电路对应的多个第一熔丝位置交替地介于与所述多个第二熔丝锁存电路对应的第二熔丝位置之间。2.如权利要求1所述的半导体存储装置，其特征在于，还包括设置于所述第一熔丝位置上的熔丝，和设置于所述第二熔丝位置上的熔丝。3.如权利要求1所述的半导体存储装置，其特征在于，还包括设置于所述第一熔丝位置上的熔丝，所述第二熔丝位置上不存在熔丝。4.如权利要求3所述的半导体存储装置，其特征在于，所述无效电路包括选择是否生成使所述多个第二熔丝锁存电路无效的信号的开关，所述开关由与所述熔丝相同的材料形成。5.如权...

【专利技术属性】
技术研发人员：菊竹阳，伊藤成真，川畑邦范，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]