半导体器件制造技术

在栅极电极形成于柱状半导体层周围的纵型晶体管中，难以形成具有较各个纵型晶体管的栅极长度还大的栅极长度的晶体管。有鉴于所述问题，本发明专利技术提供一种半导体器件，其特征为：在形成于衬底上的第一扩散层上邻接形成有由２个柱状半导体层所形成的纵型晶体管，这些纵型晶体管具备共通的栅极电极，而形成于第一柱状半导体层的上部的第一上部扩散层连接于源极电极，形成于第二柱状半导体层的上部的第二上部扩散层连接于漏极电极，通过２个纵型晶体管串联连接，作为具有各个纵型晶体管的２倍栅极长度的晶体管而发挥功能。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，尤其涉及具有柱状半导体，且以该柱状半导体侧壁为沟道区域，形成为栅极电极包围沟道区域的纵型MOS (MetalOxide Semiconductor，金属 氧化物半导体)晶体管的SGT (Surrounding GateTransistor，环绕式栅极晶体管)的构造。
技术介绍
为了实现半导体器件的高集成化及高性能化，已提出一种在半导体衬底表面形成 柱状半导体层，且于该柱状半导体层侧壁具有形成包围柱状半导体层的栅极的纵型栅极晶 体管的SGT(请参照例如专利文献1 日本特开平2-188966)。在SGT中，由于漏极、栅极、源 极呈垂直方向配置，因此相较于现有平面型晶体管(Planar Transistor)，可将占有面积大 幅缩小。兹将使用专利文献1的SGT所构成的CMOS反向器(inverter)的平面图显示于图 50中的(a)、及将图50中的(a)的平面图中的A_A’的剖面线的剖面构造显示于图50中的 (b)。从图50中的(a)、(b)可得知，在Si衬底2501上形成有N井(well) 2502及P井 2503，在Si衬底表面形成有在N井区域形成PMOS的柱状硅层2505、及在P井区域形成NMOS 的柱状硅层2506，且以包围各个柱状硅层的方式形成栅极2508。在形成PMOS的柱状半导体 的下部所形成的P+漏极扩散层2510及在形成NMOS的柱状半导体的下部所形成的N+漏极 扩散层2512连接于输出端子Vout，在形成PMOS的柱状硅层上部所形成的源极扩散层2509 连接于电源电位Vcc，而在形成NMOS的柱状硅层上部所形成的源极扩散层2511连接于接地 电位Vss，PMOS与NMOS的共通栅极2508连接于输入端子Vin，藉此而形成CMOS反向器。日本特开平2-188966号公报
技术实现思路
(专利技术所欲解决的问题)为了将SGT应用于CPU (Central Processing Unit，中央处理单元)等的实际制 品，会有以下问题。在CPU等的制品中，要求高速动作的逻辑(logic)电路虽由具有最小栅 极尺寸L的晶体管而构成，惟在与外部收授数据的1/0部中，由于以较通常逻辑电路部为高 的动作电压动作，因此使用具有较逻辑电路部为长的栅极长度的晶体管。例如，逻辑部的电 压为V= 1.0V时，在1/0部中，使用V= 1.8V或2.5V的电压。因此，1/0部的晶体管的栅 极长度具有逻辑部的2至3倍左右的长度。此外，在使用于各种用途的模拟(analog)电路部或逻辑电路的一部分中，也使用 具有较通常逻辑电路部为长的栅极长度的晶体管。如此，在实际的制品中，在芯片上同时形成具有各种栅极长度的晶体管虽属不可或缺，惟在SGT中，要形成具有较单体SGT的栅极长度Ls更大长度的栅极长度的SGT，在其 构造上有所困难。本专利技术有鉴于所述问题而研创者，其目的在形成一种具有单体SGT的栅极长度Ls 以上的栅极长度的晶体管。(用于解决问题的手段)本专利技术第1实施方式为一种半导体器件，于衬底上形成有第一及第二MOS晶体管， 其特征为所述第一及第二 MOS晶体管各自为源极扩散层、漏极扩散层及柱状半导体层对 于衬底朝垂直方向呈阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极 扩散 层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；所述第一及第二 MOS晶体管具备共通的栅极电极，并且具备形成于衬底上的共通 的第一平面状扩散层；在形成所述第一 MOS晶体管的柱状半导体层上部所形成的第一柱状扩散层为源 极扩散层；在形成所述第二 MOS晶体管的柱状半导体层上部所形成的第二柱状扩散层为漏 极扩散层；将所述第一 MOS晶体管及所述第二 MOS晶体管予以串联连接，使栅极电极整体长 度实质地成为各个MOS晶体管的栅极电极的2倍。本专利技术第2实施方式的特征为将多个所述2串联MOS晶体管予以并联配置，且将所述多个2串联MOS晶体管所 对应的栅极电极、源极电极及漏极电极予以共通化。本专利技术的第3实施方式的特征为所述第一 MOS晶体管为由多层柱状半导体层所构成的纵型晶体管；所述第二 MOS晶体管为由多层柱状半导体层所构成的纵型晶体管；所述第一 MOS晶体管具备第一栅极电极；所述第二 MOS晶体管具备第二栅极电极；第一栅极电极及第二栅极电极分别通过不同的接触件连接于配线层，且在配线层 彼此连接。本专利技术第4实施方式的特征为所述第一栅极电极及第二栅极电极分别通过位于两端的多个接触件而连接于配线层。本专利技术第5实施方式为一种半导体器件，于衬底上形成有3个MOS晶体管，其特征 为所述3个MOS晶体管各自为源极扩散层、漏极扩散层及柱状半导体层朝垂直方向 呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之 间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；所述3个MOS晶体管具备共通的栅极电极；第一 MOS晶体管与第二 MOS晶体管具备形成于衬底上的共通的第一平面状扩散 层；第三MOS晶体管具备形成于衬底上的第二平面状扩散层； 在第二MOS晶体管及第三MOS晶体管的上部所形成的柱状扩散层通过接触件及配 线层而彼此连接；在形成第一 MOS晶体管的柱状半导体层上部所形成的柱状扩散层为源极扩散层；形成有第三MOS晶体管的第二平面状扩散层为漏极扩散层；第一MOS晶体管、第二MOS晶体管及第三MOS晶体管串联连接，藉以作为栅极电极 的长度具有各个MOS晶体管的3倍长度的MOS晶体管而动作。本专利技术第6实施方式的特征为所述第一MOS晶体管、第二MOS晶体管及第三MOS晶体管串联连接，藉此将栅极电 极的长度具有各个MOS晶体管的3倍长度的MOS晶体管予以并联配置；通过将栅极电极、源极电极及漏极电极予以共通化而提升驱动电流。本专利技术第7实施方式的特征为所述第一 MOS晶体管为由多层柱状半导体层所构成的纵型晶体管；所述第二 MOS晶体管为由多层柱状半导体层所构成的纵型晶体管；所述第三MOS晶体管为由多层柱状半导体层所构成的纵型晶体管；所述第一 MOS晶体管具备第一栅极电极；所述第二 MOS晶体管具备第二栅极电极；所述第三MOS晶体管具备第三栅极电极；第一栅极电极、第二栅极电极及第三栅极电极分别通过不同的接触件连接于配线 层，且在配线层彼此连接。本专利技术第8实施方式的特征为所述第一栅极电极、第二栅极电极及第三栅极电极分别通过位于两端的多个接触 件而连接于配线层。本专利技术第9实施方式为一种半导体器件，于衬底上形成有4个MOS晶体管，其特征 为所述4个MOS晶体管各自为源极扩散层、漏极扩散层及柱状半导体层朝垂直方向 呈阶层式配置在衬底上，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之 间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；所述4个MOS晶体管具备共通的栅极电极；第一 MOS晶体管与第二 MOS晶体管具备形成于衬底上的共通的第一平面状扩散 层；第三MOS晶体管与第四MOS晶体管具备形成于衬底上的共通的第二平面状扩散 层；在第二MOS晶体管及第三MOS晶体管的上部所形成的柱状扩散层通过接触件及配 线层而彼此连接；在形成第一 MOS晶体管的柱状半导体层上部所形成的柱状扩散层为源极扩散层；在本文档来自技高网...

【技术保护点】
一种半导体器件，于衬底上形成有第一及第二ＭＯＳ晶体管，其特征在于：所述第一及第二ＭＯＳ晶体管各自为：源极扩散层、漏极扩散层及柱状半导体层对于衬底朝垂直方向呈阶层式配置，而所述柱状半导体层配置于所述源极扩散层与所述漏极扩散层之间，且于所述柱状半导体层的侧壁形成有栅极电极的纵型晶体管；所述第一及第二ＭＯＳ晶体管具备共通的栅极电极，并且具备形成于衬底上的共通的第一平面状扩散层；在形成所述第一ＭＯＳ晶体管的柱状半导体层上部所形成的第一扩散层为源极扩散层；在形成所述第二ＭＯＳ晶体管的柱状半导体层上部所形成的第二扩散层为漏极扩散层；将所述第一ＭＯＳ晶体管及所述第二ＭＯＳ晶体管予以串联连接，使栅极电极整体长度成为各个ＭＯＳ晶体管的栅极电极的２倍；所述第一ＭＯＳ晶体管及所述第二ＭＯＳ晶体管分别由多层柱状半导体层所构成，而分别属于第一及第二ＭＯＳ晶体管的多层柱状半导体层配置成列状，而第一及第二ＭＯＳ晶体管的列配置成彼此平行；所述第一ＭＯＳ晶体管在形成第一ＭＯＳ晶体管的多层柱状半导体层具备共通的第一栅极电极；所述第二ＭＯＳ晶体管在形成第二ＭＯＳ晶体管的多层柱状半导体层具备共通的第二栅极电极；第一栅极电极或第二栅极电极在第一及第二ＭＯＳ晶体管各自的配置成所述列状的多层柱状半导体层的端部，经由接触件而连接于相同配线层。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：舛冈富士雄，新井绅太郎，
申请(专利权)人：日本优尼山帝斯电子株式会社，
类型：发明
国别省市：JP[日本]