半导体器件栅氧化层完整性的测试结构制造技术

本发明专利技术揭露了一种半导体器件栅氧化层完整性的测试结构，包括：有源区；所述多个浅槽隔离为块状，设置于所述有源区中；所述多个栅极结构平行间隔的覆盖于所述浅槽隔离上。利用本发明专利技术提供的半导体器件栅氧化层完整性的测试结构可以监测出多晶硅栅边缘和浅槽隔离边缘相接近处的应力对栅氧化层造成的影响，并通过缺陷分析可以有效的避免浅槽隔离边缘的应力对栅边缘的刻蚀的负面影响。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种半导体器件栅氧化层完整性的测 试结构。
技术介绍
随着半导体技术的不断发展，集成电路中的M0S晶体管的栅氧化层的厚度也由 20-30nm降至lnm以下。栅氧化层不断向薄膜方向发展，而电源电压却不宜降低，在较高的 电场强度下。势必使栅氧化层的性能成为一个突出的问题。栅氧抗电性能不好将引起M0S 器件电参数不稳定，如阐值电压漂移，跨导下降、漏电流增加等，进一步可引起栅氧的击 穿，导致器件的失效，使整个集成电路陷入瘫痪状态。因此，栅氧化层的可靠性变的至关重 要，而栅氧化层的可靠性问题主要讨论缺陷密度(Defect Density)问题和与时间有关的介 质击穿(TDDB :Time Dependent Dielectric Breakdown)问题，多年来这些问题一直是超大 规模集成电路可靠性研究领域关注的热点，也是限制集成度提高的重要原因。栅氧化层完整性(G0I)测试主要监测评估栅氧化层受外在因素的影响，这些因素 包括制程中产生的缺陷或者微粒。现有技术G0I测试结构主要监测有源区，多晶硅栅边缘， 浅槽隔离边缘的缺陷，请参见图1A至图1C，现有本文档来自技高网...

【技术保护点】
一种半导体器件栅氧化层完整性的测试结构，其特征在于，包括：有源区；所述多个浅槽隔离为块状，设置于所述有源区中；所述多个栅极结构平行间隔的覆盖于所述浅槽隔离上。

【技术特征摘要】

【专利技术属性】
技术研发人员：高超，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]