四方扁平无引脚封装制程制造技术

本发明专利技术揭示一种四方扁平无引脚封装制程。首先，提供具有多个凹槽的一导电层及位于导电层上的一图案化焊罩层，其中图案化焊罩层覆盖导电层的凹槽。在图案化焊罩层上配置多个芯片，以使得图案化焊罩层位于芯片及导电层之间。透过多条焊线将芯片电性连接于导电层。形成至少一封装胶体以包覆导电层、图案化焊罩层、芯片及焊线。移除未被图案化焊罩层覆盖的部分导电层以形成一图案化导电层。接着，分割封装胶体及图案化导电层。本发明专利技术的四方扁平无引脚封装制程，其制造出的四方扁平无引脚封装具有用以强化结构强度的焊罩层，以使得图案化导电层可具有较小的厚度。

【技术实现步骤摘要】

本专利技术是有关于一种芯片封装制程，且特别是有关于一种四方扁平无引脚(Quad Flat Non-leaded， QFN)封装制程。
技术介绍
随着半导体工业的高度发展，电子及半导体装置广泛地被应用于日常生活中，如 娱乐、教育、交通运输及家电用品等方面。电子产品朝向设计复杂、尺寸小、重量轻及人性化 方面发展，以带给使用者更多的方便。在封装结构中，导线架是常用的元件之一且应用于多 种封装产品。以导线架的类型而言，四方扁平封装(Quad Flat Package, QFP)可分为I型 接脚的四方扁平封装(quad flatpackage with"I"lead，QFI) 、J型接脚的四方扁平芯片封 装(quad flat packagewith，， J，， lead, QFJ)及四方扁平无弓l脚(Quad Flat Non-leaded， QFN)封装。四方扁平无引脚封装的导线架的引脚不超出封装结构的边缘，故其具有较小的 体积。此外，四方扁平无引脚封装具有较短的信号传递路径及较快的信号传递速度，因此一 直是低脚位(low pin count)构装型态的主流之一。 —般而言，在四方扁平无引脚封装的制造过程中，会将多个芯片配置于导线架上， 其中导线架包括多个相互连接的引脚组，且各芯片被一引脚组所环绕。各芯片透过打线制 程电性连接于一引脚组。接着，形成用以包覆导线架、芯片及焊线的至少一封装胶体。最 后，透过单体化制程形成多个四方扁平无引脚封装，其中单体化制程包括切割制程(punch process)或锯切制禾呈(sawing process)。
技术实现思路
本专利技术提供一种四方扁平无引脚封装制程，其可制造出具有较小厚度的四方扁平 无引脚封装。 本专利技术提出一种四方扁平无引脚封装制程。首先，提供具有多个凹槽的一导电层 及位于导电层上的一图案化焊罩层，其中图案化焊罩层覆盖导电层的凹槽。在图案化焊罩 层上配置多个芯片，以使得图案化焊罩层位于芯片及导电层之间。透过多条焊线将芯片电 性连接于导电层。形成至少一封装胶体以包覆导电层、图案化焊罩层、芯片及焊线。移除部 分导电层以形成一图案化导电层。接着，分割封装胶体及图案化导电层。 在本专利技术的一实施例中，上述的四方扁平无引脚封装制程，更包括形成位于芯片 及图案化焊罩层之间的一粘着层。 在本专利技术的一实施例中，上述的B阶粘着层预先被形成于芯片的一背面。 在本专利技术的一实施例中，上述的四方扁平无引脚封装制程，其中在芯片被贴附于图案化焊罩层之前，B阶粘着层被形成于图案化焊罩层上。 在本专利技术的一实施例中，上述的图案化焊罩层为一B阶层。 在本专利技术的一实施例中，上述的B阶层的材质为感光材料。 本专利技术提出一种四方扁平无引脚封装制程。首先，提供具有多个凹槽的一导电层4及位于导电层上的一图案化焊罩层，其中图案化焊罩层覆盖导电层的凹槽。在导电层上配置多个芯片，以使得图案化焊罩层及芯片位于导电层的同一侧。透过多条焊线将芯片电性连接于导电层。形成至少一封装胶体以包覆导电层、图案化焊罩层、芯片及焊线。移除部分导电层以形成一图案化导电层。接着，分割封装胶体及图案化导电层。 在本专利技术的一实施例中，上述的提供具有凹槽的导电层及图案化焊罩层的方法包括提供具有凹槽的导电层。在导电层上形成一焊罩层。对焊罩层进行图案化以形成图案化焊罩层，其中图案化焊罩层暴露出部分导电层。 在本专利技术的一实施例中，上述的四方扁平无引脚封装制程，更包括形成位于芯片及导电层之间的一粘着层。 在本专利技术的一实施例中，上述的粘着层为一B阶粘着层。 基于上述，本专利技术的四方扁平无引脚封装制程，其制造出的四方扁平无引脚封装具有用以强化结构强度的焊罩层，以使得图案化导电层可具有较小的厚度。附图说明 为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明，其中 图1A至图II为本专利技术一实施例的四方扁平无引脚封装的制程剖视流程图。 主要元件符号说明 100、 100':四方扁平无引脚封装 110:导电层 110':图案化导电层 110a:芯片座 110b:引脚 112:第一表面 114:第二表面 118:第一焊垫 120 :焊罩层 120':图案化焊罩层 122:第一开口 124:第二开口 130 :芯片 132 :有源表面 134 :背面 136 :第二焊垫 140 :粘着层 150 :焊线 160、 160':封装胶体 R:凹槽具体实施例方式图1A至图II为本专利技术一实施例的四方扁平无引脚封装的制程剖视流程图。请参考图1A，提供具有一第一表面112及一第二表面114的导电层110。接着，部分地移除位于预定区域的导电层110，以在导电层110的第一表面112上形成多个凹槽R。在本实施例中，是透过半蚀刻(half-etching)制程或冲压(stamping)制程形成凹槽R。 请参考图IB，形成一焊罩层120以完全覆盖导电层110的第一表面112，以使得形成于导电层110的第一表面112的凹槽R被焊罩层120所填满。在一较佳实施例中，更可在导电层IIO上进行棕化(brown oxidation)处理或黑化(black oxidation)处理，以增加导电层110的表面粗度，进而提升导电层110与焊罩层120之间的结合力。 接着，请参考图1C，对焊罩层120进行图案化以形成具有多个第一开口 122的一图案化焊罩层120'，其中第一开口 122暴露出部分第一表面112。换言之，形成于部分第一表面112的图案化焊罩层120'定义出多个第一焊垫118。 在本实施例中，图案化焊罩层120'可为一B阶膜(B-staged film)(亦为焊罩膜)， 且第一开口 122在图案化焊罩层120'被贴附于导电层110之前或之后被形成。在一可选 择的实施例中，可将一液态焊罩涂层涂布在导电层110的第一表面112上，并将其固化及图 案化以形成图案化焊罩层120'，且液态焊罩涂层可为一B阶液态焊罩涂层。在本实施例中， 图案化焊罩层120'例如是一感光B阶膜(photosensitive B-staged film)。 此外，在一较佳实施例中，可透过电镀(plating)制程在第一焊垫118上形成一电 镀导电层(未绘示)。电镀导电层可为镍金叠层或其它适用的金属层。值得注意的是，可在 图案化焊罩层120'形成于导电层110之前或之后形成电镀导电层。 请参考图1D，将多个芯片130粘着于图案化焊罩层120'，接着并形成多条焊线150 以电性连接芯片130及导电层110，其中各芯片130具有一有源表面132、相对有源表面132 的一背面134及配置于有源表面132的多个第二焊垫136。各芯片130透过位于芯片130 及导电层110之间的一粘着层140而粘着于图案化焊罩层120'，以使得图案化焊罩层120' 位于导电层110及各芯片130之间。在一可选择的实施例中，芯片130可不透过粘着层140 而粘着于图案化焊罩层120'上，其中图案化焊罩层120'为形成于导电层110上的一B阶 层，且图案化焊罩层120'在配置芯片130之前未被完全固化。 在本实施例中，可透过打线(wire bonding)制程形成焊线150，以使得各焊线150 电性连接于一第一本文档来自技高网...

【技术保护点】
一种四方扁平无引脚封装制程，包括：提供具有多个凹槽的一导电层及位于该导电层上的一图案化焊罩层，其中该图案化焊罩层覆盖该导电层的该些凹槽；在该图案化焊罩层上配置多个芯片，以使得该图案化焊罩层位于该些芯片及该导电层之间；透过多条焊线将该些芯片电性连接于该导电层；形成至少一封装胶体以包覆该导电层、该图案化焊罩层、该些芯片及该些焊线；移除部分该导电层以形成一图案化导电层；以及分割该封装胶体及该图案化导电层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：沈更新，林峻莹，
申请(专利权)人：南茂科技股份有限公司，百慕达南茂科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]