【技术实现步骤摘要】
本专利技术涉及一种包含有用于锁延迟回路(delay-locked loop，以下简称DLL)的相比较电路的集成电路，特别涉及一种所包含的用在DLL中的相比较电路的功能是产生多相时钟信号，该时钟信号用于解调串行传输的数字信号的半导体集成电路。为了产生具有等间隔相位差的多相时钟信号，这种接收电路使用了含有一个压控振荡器和一个相比较电路的锁相回路(phase-locked loop，以下简称PLL)，或者使用含有一个压控延迟元件和一个相比较电路的DLL。在实际的高速串行数字传输过程中，传输电路中电源电压的起伏及干扰等因素会在串行传输数据及传输时钟信号中引起所谓的涨落，其表现为短周期的频率涨落。在高速串行数字传输信号接收电路中，用于抽样接收的数据的多相时钟信号必须跟踪这种频率起伏的涨落。多数情况下，一个使用了DLL的接收电路正好能产生用于高速串行数字信号接收电路的多相时钟信号，因为它能很好地跟踪传输时钟信号中这种频率起伏的涨落。在一个使用了DLL的接收电路中，DLL整体的相探测性能决定了多相时钟信号相对于串行传输数据的相误差，它由电路系统和相比较电路的性能决定，相比...
【技术保护点】
一种半导体集成电路，其特征在于：所述半导体集成电路包括： 一系列相互串联的延迟元件，每一元件的延迟时间由一个控制电压来控制； 一个相比较电路，它根据两个时钟信号间的相位差产生一个电压，这两个时钟信号一个是输入给所述系列延迟元件中某个特定延迟元件的信号，另一个是从所述系列延迟元件中另外一个特定延迟元件输出的信号； 一个控制电路，当所述相位差在一个特定的范围内时，它产生一个特定的电压来控制所述相比较电路； 一个滤波电路，它过滤由所述的相比较电路产生的电压，产生作用于所述系列延迟元件的控制电压。
【技术特征摘要】
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【专利技术属性】
技术研发人员：冈村淳一，
申请(专利权)人：哉英电子股份有限公司，
类型：发明
国别省市：JP[日本]
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