相位比较电路制造技术

在包含用于ＰＬＬ或ＤＬＬ的相位比较器电路的半导体集成电路中，通过消除相位比较器电路的死区来提高ＰＬＬ或ＤＬＬ的整个闩锁精度并防止电荷泵电路的输出电流偏差。该半导体集成电路包括第一电路，用于接收第一时钟信号和第二时钟信号，当与第二时钟信号的相位相比较第一时钟信号的相位延迟超过预定值时该第一电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第一相位差信号，并且当与第二时钟信号的相位相比较第一时钟信号的相位提前超过预定值时该第一电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第二相位差信号；第二电路，用于接收第一时钟信号和第二时钟信号，当与第二时钟信号的边缘相比较第一时钟信号的边缘被延迟时该第二电路用于触发第一脉冲信号，并且当与第二时钟信号的边缘相比较第一时钟信号的边缘提前时该第二电路用于触发第二相脉冲信号；第三电路，用于将从第一电路输出的第一相位差信号和从第二电路输出的第一脉冲信号合成；以及第四电路，用于将从第一电路输出的第二相位差信号和从第二电路输出的第二脉冲信号合成。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种包含用于检测两个时钟信号之间相位差的相位比较器电路的半导体集成电路，特别地涉及一种包含用于PLL(锁相回路)或DLL(延迟锁定环)的相位比较器电路的半导体集成电路。附图说明图1示出了采用传统的相位比较器电路的PLL电路的结构。这种PLL电路包括用于比较参考时钟信号REF的相位和时钟信号CLK的相位以便根据相位差输出UP信号或DOWN信号的相位比较器电路1、用于根据从相位比较器电路1输出的UP信号或DOWN信号提供输出电流IPDI的电荷泵电路5、用于将电荷泵电路5输出的电流IPDI转换为控制电压VCTL并具有低导通特性的环路滤波器6、以及在由控制电压VCTL控制的频率下振荡输出时钟信号CLK的VOC(电压控制振荡器)7。图2示出了图1中的相位比较器电路的结构。如图2所示，相位比较器电路包括两个触发电路11和12以及一个与(AND)电路13。高电平信号“1”提供到触发器11和12的数据输入端D。触发器11输出一个与提供到时钟输入端CK的参考时钟信号REF的上升缘同步的高电平UP信号，而触发器12输出一个与提供到时钟输入端CK的时钟信号CLK的上升缘同步的高电平DO本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：第一电路，用于接收第一时钟信号和第二时钟信号，当与第二时钟信号的相位相比较第一时钟信号的相位延迟超过预定值时该第一电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第一相位差信号，并且当与第二时钟信号的相位相比较第一时钟信号的相位提前超过预定值时，该第一电路用于触发相应于第一时钟信号和第二时钟信号之间的相位差的第二相位差信号；第二电路，用于接收第一时钟信号和第二时钟信号，当与第二时钟信号的边缘相比较第一时钟信号的边缘被延迟时，该第二电路用于触发第一脉冲信号，并且当与第二时钟信号的边缘相比较第一时钟信号的边缘提前时，该第二电路用于触发第二相脉冲信号；第三电路，用...

【技术特征摘要】
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【专利技术属性】
技术研发人员：野上一孝，
申请(专利权)人：哉英电子股份有限公司，
类型：发明
国别省市：JP[日本]