半导体器件制造技术

本发明专利技术的课题是缓和半导体器件内的电场集中以谋求高耐压化。在ｎ↑［－］层１１０的一侧形成成为ＭＯＳＦＥＴ的沟道区的ｐ阱１１１，在另一侧形成ｎ↑［＋］漏区１１８。在ｎ↑［－］层１１０的上方经第１绝缘膜ＬＡ形成多个第１浮置场板ＦＡ。在其上经第２绝缘膜ＬＢ形成多个第２浮置场板ＦＢ。在将第１绝缘膜ＬＡ的厚度定为ａ、将第１浮置场板ＦＡ与第２浮置场板ＦＢ之间的第２绝缘膜ＬＢ的厚度方向的距离定为ｂ时，ａ＞ｂ。

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别是涉及谋求高耐压半导体器件中的耐电压(以下称为「耐压」)的稳定性提高和高耐压化用的技术。
技术介绍
例如，在驱动半桥型的逆变器那样的高压侧和低压侧的2个功率开关器件(MOSFET或IGBT)的情况下，使用具有驱动高压侧的功率开关器件的高电压侧(高电位岛)的驱动电路和驱动低压侧的功率开关器件的低电压侧的驱动电路的功率器件驱动装置。由于高电压侧的电路在相对于接地电位其电位为浮置的状态下工作，故在这样的功率器件驱动装置中具备将驱动信号传递给高电压侧的驱动电路用的所谓的电平移动电路。一般的电平移动电路由利用驱动信号驱动的MOSFET等的高耐压开关元件和与其串联连接的电平移动电阻构成(参照后述的图2)。然后，将在该电平移动电阻上产生的电压降作为高电压侧的驱动信号传递给驱动电路。为了防止功率器件驱动装置的破损或电平移动电路中的错误信号的发生，对该高耐压开关元件希望稳定的高耐压性。作为二极管等的高耐压开关元件的耐压的稳定性提高和高耐压化用的技术，例如已知有在半导体衬底上经绝缘膜形成多个浮置状态的场板(以下，简单称为「浮置场板」)使衬底表面的电场分布变得均匀(例如专利文献1)或通过使用RESURF结构作为半导体元件结构(例如专利文献2)来促进衬底中的耗尽化的方法。专利文献1特开平10-341018号公报专利文献2美国专利4292642号公报如果对隔断状态(OFF状态)的高耐压半导体器件施加高电压，则该高耐压半导体器件保持该电压。此时，如果在形成了该器件的半导体衬底内产生局部的电场集中(电场的峰值)，则容易发生该部分中的p/n结部的击穿现象或绝缘膜的破坏，导致耐压特性的恶化。例如，在高耐压半导体器件为具有RESURF结构的n沟道型MOSFET的情况下，在半导体衬底上部形成的n-层和其下的p-衬底的结深中的漏侧n层的附近或电极和场板的端部下方的半导体衬底表面等中容易产生电场的峰值(后面叙述其细节)。此外，在高耐压半导体器件的实际使用时，其上表面被涂敷绝缘膜或组装用的环氧树脂覆盖。例如，如果对隔断状态的MOSFET的漏-源间施加高电压，此时在内部发生电场的峰值，则由于其影响的缘故，涂敷绝缘膜或组装用的环氧树脂发生了极化。因该极化而产生的电荷在高电压的施加结束后也在某个时间内被保持。然后，在其次在漏-源间施加了高电压时，由于该电荷的影响的缘故，局部地(特别是在硅衬底表面附近)抑制了耗尽层的扩展。在耗尽层的扩展被抑制的部位上，电场的峰值变得更高。如果该峰值在硅表面到达了击穿临界电场，则引起了耐压下降或耐压变动，根据情况引起了半导体器件的破坏。
技术实现思路
本专利技术是为了解决以上那样的问题而进行的，其目的在于通过缓和形成了半导体器件的衬底内的电场集中来谋求耐压的稳定性提高和高耐压化。作为本专利技术的第1方面的半导体器件具备第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排配置的多个第1浮置场板；在上述第1浮置场板上形成的第2绝缘膜；以及在上述第2绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排配置的多个第2浮置场板，其中，在将上述第1绝缘膜的厚度定为a、将上述第1浮置场板与上述第2浮置场板之间的作为上述厚度方向的第2方向上的距离定为b时，a＞b。作为本专利技术的第2方面的半导体器件具备第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排地配置的多个第1浮置场板；在上述第1浮置场板上形成的第2绝缘膜；以及在上述第2绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第2浮置场板，在将各个上述第1浮置场板的上述第1方向的宽度定为i、将各个上述第1浮置场板间的上述第1方向的距离定为j时，i＝j。作为本专利技术的第3方面的半导体器件具备第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排地配置的多个第1浮置场板；在上述第1浮置场板上形成的第2绝缘膜；在上述第2绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第2浮置场板，在上述第2浮置场板上形成的第3绝缘膜；以及在上述第3绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第3浮置场板，在将上述第1绝缘膜的厚度定为a、将上述第1浮置场板与上述第2浮置场板之间的作为上述厚度方向的第2方向上的距离定为b、将上述第2浮置场板与上述第3浮置场板之间的上述第2方向的距离定为c时，c＜a且c＜b。作为本专利技术的第4方面的半导体器件具备第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排地配置的多个第1浮置场板；在上述第1浮置场板上形成的第2绝缘膜；以及在上述第2绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第2浮置场板，在将各个上述第1浮置场板中经上述第2绝缘膜与1个上述第2浮置场板重叠的部分的上述第1方向的宽度定为g、各个上述第2浮置场板间的上述第1方向的距离定为h时，g＞h。作为本专利技术的第5方面的半导体器件具备第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第3半导体区上形成的电极；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成的第2绝缘膜；在上述第2绝缘膜上形成并在上述第1半导体区的上方在从上述第3半导体区朝向上述第2半导体区的第1方向上并排地配置的多个第2浮置场板；在上述第2浮置场板上形成的第3绝缘膜；以及在上述第3绝缘膜上形成并在上述第1半导体区的上方在上述第1方向上并排地配置的多个第3浮置场板，上述电极具有在上述第1绝缘膜上并在上述第1方向上延伸的第1电极部。作为本专利技术的第6方面的半导体器件具备第1导电类型的第1半导体区；以夹住上述第1半导体区的方式形成的第2导电类型的第2半导体区和其杂质浓度比上述第1半导体区的杂质浓度高的第1导电类型的第3半导体区；在上述第3半导体区上形成的电极；在上述第1半导体区上形成的第1绝缘膜；在上述第1绝缘膜上形成的第2绝缘膜；在上本文档来自技高网...

【技术保护点】
一种半导体器件，具备：第１导电类型的第１半导体区；以夹住上述第１半导体区的方式形成的第２导电类型的第２半导体区和其杂质浓度比上述第１半导体区的杂质浓度高的第１导电类型的第３半导体区；在上述第１半导体区上形成的第１绝缘 膜；在上述第１绝缘膜上形成并在上述第１半导体区的上方在从上述第３半导体区朝向上述第２半导体区的第１方向上并排配置的多个第１浮置场板；在上述第１浮置场板上形成的第２绝缘膜；以及在上述第２绝缘膜上形成并在上述第１半导体区 的上方在上述第１方向上并排配置的多个第２浮置场板，其中，在将上述第１绝缘膜的厚度定为ａ、将上述第１浮置场板与上述第２浮置场板之间的作为上述厚度方向的第２方向上的距离定为ｂ时，ａ＞ｂ。

【技术特征摘要】
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【专利技术属性】
技术研发人员：幡手一成，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]