半导体封装件及半导体装置制造方法及图纸

本发明专利技术提供实现多片化的半导体集成电路的功能改善、小型化、系统化的封装结构。准备在表面配置多个测试用端子与多个外部连接用端子，并在背面配置多个内部连接用端子的基板；以及在表面形成与内部电路连接的多个表面端子的半导体芯片，将该半导体芯片的背面与所述基板的背面粘接，并将半导体芯片的表面端子与基板的期望的内部连接用端子连接，然后通过密封件，将半导体芯片密封于基板的背面，构成密封化的半导体封装件。另外，形成有外部连接端子并搭载于基板上的其它半导体芯片上，粘接所述密封化的半导体封装件，然后密封而作成多片化结构。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及密封化的半导体封装件及装有该半导体封装件的半导体装置。
技术介绍
现在用的半导体器件的功能改善、小型化、系统化中将多个IC芯片直接在垂直方向叠置，并在内插基板上直接丝焊的多片化封装件以存储器种类为中心加以使用。(例如，参照专利文献1、2)。专利文献1日本特开2002-231885号公报专利文献2日本特开2002-217367号公报专利技术的公开在上述那样的传统方式中，芯片搭载面单一，因此组合到一般器件的通用性低。另外，组合多个芯片完成后进行电气检查，因此不合格品发生损耗多，且难以降低制造成本。另外，接线在内部布线的自由度低，因此需要多层结构内插基板，存在基板成本上升、封装件体积大等大型化的课题。本专利技术为解决这种传统课题构思而成，通过采用预先检查并密封化的半导体封装件，并将它组装到例如其它高性能的半导体芯片，提供实现半导体集成电路装置的功能改善、小型化、系统化的封装件结构。为解决上述那样的课题，本专利技术首先提供密封化的半导体封装件。即，本专利技术的半导体封装件，其中设有在表面配置多个测试用端子和多个外部连接用端子，在背面配置多个内部连接用端子，所述内部连接用端子与期望的所述测试用端子和/或外部连接用端子内部连接的基板；在表面形成与内部电路连接的多个表面端子，背面与所述基板的所述背面相对地配置的至少一个半导体芯片；将所述半导体芯片的所述表面端子与所述基板的期望的所述内部连接用端子连接的布线；以及将所述半导体芯片在所述基板的所述背面密封的密封件。另外，本专利技术的半导体装置，提供将上述密封化的半导体封装件与具有其它功能的其它半导体芯片等组合而多片化的半导体装置。即，本专利技术的半导体装置，其中设有在主表面配置多个连接用主端子，在背面配置多个外部连接用主端子，所述连接用主端子与期望的所述外部连接用主端子内部连接的主基板；在主表面形成与内部电路连接的多个表面端子，背面与所述主基板的所述表面相对地配置的至少一个主半导体芯片；在所述主半导体芯片的所述表面使其密封件相对地配置的至少一个本专利技术的密封化的半导体封装件；将所述主半导体芯片的所述表面端子和所述半导体封装件的所述外部连接用端子，与所述主基板的期望的所述连接用主端子连接的布线；以及将所述主半导体芯片及所述半导体封装件密封在所述主基板的所述表面的主密封件。以下详细说明本专利技术的其它特征或变形。依据本专利技术，将预先检查并密封化的半导体封装件，连接到起作用的专用系统LSI等其它半导体芯片，从而能够使具有不同功能的芯片组合动作，容易实现系统化。另外，通过使用预先检查并密封化的半导体封装件，能够消除尽管与之组合的其它半导体芯片是合格品也导致不能使用的匹配不良。因而，能够使检查负担最小，并防止制造损耗。另外，由于不用裸芯片而使用密封化的半导体封装件，使外部引出、测试、处理容易，且合格品挑选也容易。附图的简单说明附图说明图1是本专利技术实施例1的半导体封装件的结构示图。图2是本专利技术实施例2的半导体封装件的结构示图。图3是本专利技术实施例3的半导体封装件的结构示图。图4是本专利技术实施例4的半导体封装件的结构示图。图5是本专利技术实施例5的半导体封装件的结构示图。图6是本专利技术实施例6的半导体封装件的结构示图。图7是本专利技术实施例6的半导体封装件的结构示图。图8是本专利技术实施例7的半导体封装件的结构示图。图9是本专利技术实施例8的半导体封装件的结构示图。图10是本专利技术实施例9的半导体封装件的结构示图。图11是本专利技术实施例10的半导体封装件的结构示图。图12是本专利技术实施例11的半导体封装件的结构示图。图13是本专利技术实施例12的半导体封装件的结构示图。图14是本专利技术实施例13的半导体封装件的结构示图。图15是本专利技术实施例14的半导体封装件的结构示图。图16是本专利技术实施例14的半导体封装件的结构示图。图17是本专利技术实施例14的半导体封装件的结构示图。图18是本专利技术实施例15的半导体封装件的结构示图。(符号说明)10半导体封装件，11基板，12测试用端子，13外部连接用端子，14内部连接用端子，15半导体芯片，16表面端子，17布线，18密封件，20半导体装置，21主基板，22连接用主端子，23外部连接用主端子，24主半导体芯片，25表面端子，26固定件，27a、27b布线，28主密封件，51隔片，61粘合部件。本专利技术的最佳实施方式以下参照附图详细说明本专利技术的实施例。还有，各图中同一或相当的部分采用同一符号，根据情况简略或省略说明。实施例1图1是本专利技术实施例1的密封化的半导体封装件的结构示图，(a)图表示平面图，(b)图表示剖视图。图1的半导体封装件10中，称为内插件或内插基板的基板11的表面上，配置多个测试用端子12和多个外部连接用端子13，其背面配置多个内部连接用端子14。内部连接用端子14与期望的测试用端子12内部连接。另外内部连接用端子14与期望的外部连接用端子13也内部连接。通常一个测试用端子12与一个外部连接用端子13对应且处于互相电连接的状态，但无对应的外部连接端子13的测试用端子12也可。在该基板11的背面侧配置半导体芯片15，使其背面侧相对，半导体芯片15的表面形成有与其内部电路连接的多个表面端子16。基板11与半导体芯片15可用粘合层粘合。还有，通过布线17，半导体芯片15的表面端子16与基板11的期望的内部连接用端子14连接。另外，通过密封件18，半导体芯片15与布线17密封于基板11的背面侧。这里各所谓端子通常由导电性薄膜形成，作为接线用盘或焊盘。另外，所谓布线通常是焊接的接线。另外，所谓密封件通常为密封用树脂。另外，半导体芯片15通常通过粘合层与基板11粘接。如上所述，在半导体芯片15的表面端子16与基板11的内部连接用端子14之间，通过布线17按需要进行连接，另外，基板11的内部连接用端子14与外部连接用端子13之间按需进行内部连接，因此从外部经由基板11的外部连接端子13，能够使半导体芯片15进行预定动作。另外，半导体芯片15的表面端子16与基板11的内部连接用端子14之间，通过布线17，按需进行连接，并且，基板11的内部连接用端子14与测试用端子12之间按需进行内部连接，因此从外部经由基板11的测试用端子12，能够测试半导体芯片15的预定动作。以下，如图1(a)的基板11的俯视图所示，在基板11的表面，多个测试用端子12的配置区域与多个外部连接用端子13的配置区域相分离。具体地说，外部连接用端子13的配置区域配置在基板11的周边部，测试用端子12的配置区域配置在除基板11的所述周边部以外的内侧部。接着，由图1(b)的基板11的剖视图可知，在基板11的背面，内部连接用端子14配置在基板11的周边部。还有，从基板11的内部连接用端子14的配置区域向内侧，换言之，在中心部配置半导体芯片15。接着，由图1(b)的基板11的剖视图可知，在基板11的背面，密封件16按一定的厚度形成，该半导体封装件10全体呈一定厚度的矩形体。如上所述，该半导体封装件10通过外部连接用端子13，与外部制品电连接。还有，基板11中，内部连接用端子14、测试用端子12、外部连接用端子13电连接，且，半导体芯片15与外部制品的输入输出设计成对应。半导体芯片15经由布线17、内部连接用端子14、测试用端子12本文档来自技高网...

【技术保护点】
一种半导体封装件，其中设有：在表面配置多个测试用端子和多个外部连接用端子，在背面配置多个内部连接用端子，所述内部连接用端子与期望的所述测试用端子和／或外部连接用端子内部连接的基板；在表面形成与内部电路连接的多个表面端子，背面 与所述基板的所述背面相对地配置的至少一个半导体芯片；将所述半导体芯片的所述表面端子与所述基板的期望的所述内部连接用端子连接的布线；以及将所述半导体芯片在所述基板的所述背面密封的密封件。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：大坂修一，藤本仁士，广濑哲也，筱永直之，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]