半导体结构及其制造方法技术

本发明专利技术提供一种半导体结构及其制造方法，包括：一基板，一核心电路以及一静态随机存取存储器晶胞；其中上述静态随机存取存储器晶胞包括一提升电位Ｐ型金属氧化物半导体晶体管，包括：一第一源／漏极区，位于上述基板中；一第一锗化硅应激物，位于上述基板中，部分重叠于至少一部分的上述第一源／漏极区；以及一第一电流调整区，部分重叠于至少一部分的上述第一源／漏极区；以及其中上述核心电路包括一核心Ｐ型金属氧化物半导体晶体管，其包括：一第二源／漏极区，位于上述基板中；一第二锗化硅应激物，位于上述基板中，部分重叠于至少一部分的上述第二源／漏极区；以及其中上述核心Ｐ型金属氧化物半导体晶体管无电流调整区。

【技术实现步骤摘要】

本专利技术是有关于一种半导体结构，特别是有关于一种具有锗化硅应激物(SiGe stressor)的P型金属氧化物半导体晶体管(PMOS)的半导体结构，更特别是有关于一种位于静态随机存取存储器(static random access memory，SRAM)晶胞中的提升电位P型金属氧化物半导体晶体管(pull-up PMOS)的制造方法。
技术介绍
过去几年来，为了改善集成电路的速度、性能、元件密度和单位价格，必须持续不断地缩小半导体元件(例如金属氧化物半导体场效应晶体管)的尺寸。依照晶体管的设计及其内在特性，调整位于晶体管源/漏极之间以及栅极之下的沟道区长度，会改变沟道区的电阻，因而影响晶体管的性能。更详细地说，假设其他参数皆维持固定的情形下，当有足够的外加电压施于晶体管栅极时，缩短沟道区长度会降低晶体管源极到漏极的电阻(source to drainresistance)，进而增加源极到漏极的电流。然而，持续不断地缩小半导体元件的尺寸会导致的载流子迁移率(carrier mobility)的严重下降，反而降低了元件驱动电流(device drive current)。为了增加半导体元件的性能，提高载流子迁移率成为研发下个时代技术的关键要素。在众多提高载流子迁移率的研究成果中，于晶体管的沟道区中引入应力的方法已被广泛地采用。一般来说，会希望在N型金属氧化物半导体晶体管(NMOS)源/漏极方向的沟道区引入一拉伸应力(tensile stress)，且在P型金属氧化物半导体晶体管(PMOS)源/漏极方向的沟道区引入一压缩应力(compressive stress)。在各别的P型金属氧化物半导体晶体管的源/漏极区中成长锗化硅应激物为一用于P型金属氧化物半导体晶体管沟道区引入压缩应力的常用方法。此种方法典型地包括沿着位于栅极间隙壁边缘的基板中形成凹陷、于上述凹陷中以外延成长方式生长锗化硅应激物和退火等步骤。由于锗化硅的晶格常数大于硅基板，经过退火步骤之后，锗化硅产生膨胀且会在位于源/漏极锗化硅应激物之间的沟道区施加一压缩应力。然而，在形成SRAM晶胞时，使用上述方法形成锗化硅应激物会产生缺点。请参考图1，其显示一具有六个晶体管的SRAM示范电路图，其包含通过栅晶体管(pass-gate transistor)10和24、提升电位晶体管(pull-up transistor)12和16、以及下拉电位晶体管(pull-down transistor)14和18。通过栅晶体管10的栅极2是被字线(word line)控制，字线决定了目前的SRAM晶胞是否被选择。形成闭锁(latch)的提升电位晶体管12和16与下拉电位晶体管14和18用以储存数据。可经由一位线(bit line)读取此储存数据。依照惯例，在存储器芯片上，位于核心电路以及存储器电路两者中的PMOS皆与锗化硅应激物一起形成。然而，提升电位晶体管12和16具有较大的元件驱动电流，尽管读取动作改善，SRAM晶胞的写入边界(write margin)仍然变差。对于高性能的SRAM晶胞，读取与写入动作最好两者均衡。因此，SRAM晶胞中提升电位晶体管的元件驱动电流最好易于控制。逻辑上来说，在核心电路中的提升电位PMOS形成锗化硅应激物，而非在SRAM晶胞中的提升电位PMOS形成锗化硅应激物为一种可行的解决方法。然而，由于核心电路通常仅占存储器芯片中的一小部分区域，而锗化硅应激物只会在此一小部分区域形成，因此会导致图案负载效应(pattern loading effect)和后续制程的复杂度。所以上述方法并非为最好的解决方法。因此，有需要一种包含锗化硅应激物的SRAM晶胞制造方法，利用具有压缩应力的优点，且同时可以克服先前技术的缺点。
技术实现思路
有鉴于此，本专利技术的主要目的是提供一种包含静态随机存取存储器晶胞的半导体结构及其形成方法，以改善写入边界(writemargin)的问题。为达成专利技术的上述目的，本专利技术提供一种半导体结构，包括一基板，包括一核心电路以及一静态随机存取存储器晶胞；其中上述静态随机存取存储器晶胞包括一提升电位P型金属氧化物半导体晶体管，包括一第一源/漏极区，位于上述基板中；一第一锗化硅应激物，位于上述基板中，部分重叠于至少一部分的上述第一源/漏极区；以及一第一电流调整区，部分重叠于至少一部分的上述第一源/漏极区。上述核心电路包括一核心P型金属氧化物半导体晶体管，其包括一第二源/漏极区，位于上述基板中；一第二锗化硅应激物，位于上述基板中，部分重叠于至少一部分的上述第二源/漏极区。上述核心P型金属氧化物半导体晶体管无电流调整区。上述电流调整区较佳以注入氟方式形成。本专利技术是这样实现的本专利技术提供一种半导体结构，该半导体结构包括一基板，包括一核心电路区以及一静态随机存取存储器区；一第一P型金属氧化物半导体晶体管，位于该静态随机存取存储器区中，其中该第一P型金属氧化物半导体晶体管包括一第一栅极介电层，覆盖于该基板上；一第一栅极，位于该第一栅极介电层上；一第一间隙壁，位于该第一栅极的侧壁；一第一浅掺杂源/漏极区，对准于该第一栅极的一边缘；一第一锗化硅应激物，位于该基板中，且与该第一栅极的该边缘相邻；一第一深源/漏极区，位于该基板中，且与该第一栅极的该边缘隔开；以及一电流调整区，部分重叠于该第一锗化硅应激物；以及一第二P型金属氧化物半导体晶体管，位于该核心电路区，其中该第二P型金属氧化物半导体晶体管包括一第二栅极介电层，覆盖于该基板上；一第二栅极，位于该第二栅极介电层上；一第二间隙壁，位于该第二栅极的侧壁；一第二浅掺杂源/漏极区，对准于该第二栅极的一边缘；一第二锗化硅应激物，位于该基板中，且与该第二栅极的该边缘相邻；一第二深源/漏极区，位于该基板中，且与该第二栅极的该边缘隔开；以及其中该第二P型金属氧化物半导体晶体管无电流调整区。本专利技术所述的半导体结构，该电流调整区包括一金属，该金属是择自大体上包含氟、碳及其组合的族群。本专利技术所述的半导体结构，该第一浅掺杂源/漏极区以及该第一锗化硅应激物大体上位于该电流调整区中。本专利技术所述的半导体结构，该第一P型金属氧化物半导体晶体管更包括一第一大角度注入区，与该第一浅掺杂源/漏极区的一底边相邻，其中该第二P型金属氧化物半导体晶体管更包括一第二大角度注入区，与该第二浅掺杂源/漏极区的一底边相邻。本专利技术所述的半导体结构，该第一P型金属氧化物半导体晶体管为一静态随机存取存储器晶胞中的一提升电位元件。本专利技术所述的半导体结构，该第一间隙壁是延伸至该第一锗化硅应激物的一部分，以及其中该第二间隙壁是延伸至该第二锗化硅应激物的一部分。本专利技术提供一种半导体结构的制造方法，该半导体结构的制造方法，包括下列步骤提供一基板，其包括一核心电路区以及一静态随机存取存储器区；形成一第一P型金属氧化物半导体晶体管于该静态随机存取存储器区中，其中该第一P型金属氧化物半导体晶体管包括一第一栅极介电层，覆盖于该基板上；一第一栅极，位于该第一栅极介电层上；一第一间隙壁，位于该第一栅极的侧壁；一第一浅掺杂源/漏极区，大体上对准于该第一栅极的一边缘；一第一锗化硅应激物，位于该基板中，且与该第一栅极的该边缘相邻；一第一深源/漏极区，位于该基板中，且与该第一栅本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，该半导体结构包括：一基板，包括一核心电路区以及一静态随机存取存储器区；一第一Ｐ型金属氧化物半导体晶体管，位于该静态随机存取存储器区中，其中该第一Ｐ型金属氧化物半导体晶体管包括：一第一栅极介 电层，覆盖于该基板上；一第一栅极，位于该第一栅极介电层上；一第一间隙壁，位于该第一栅极的侧壁；一第一浅掺杂源／漏极区，对准于该第一栅极的一边缘；一第一锗化硅应激物，位于该基板中，且与该第一栅极的该边缘相邻；　 　一第一深源／漏极区，位于该基板中，且与该第一栅极的该边缘隔开；以及一电流调整区，部分重叠于该第一锗化硅应激物；以及一第二Ｐ型金属氧化物半导体晶体管，位于该核心电路区，其中该第二Ｐ型金属氧化物半导体晶体管包括：一 第二栅极介电层，覆盖于该基板上；一第二栅极，位于该第二栅极介电层上；一第二间隙壁，位于该第二栅极的侧壁；一第二浅掺杂源／漏极区，对准于该第二栅极的一边缘；一第二锗化硅应激物，位于该基板中，且与该第二栅极的该边 缘相邻；一第二深源／漏极区，位于该基板中，且与该第二栅极的该边缘隔开；以及其中该第二Ｐ型金属氧化物半导体晶体管无电流调整区。...

【技术特征摘要】
...

【专利技术属性】
技术研发人员：王盈斌，卡罗斯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]