半导体电路制造技术

本实用新型专利技术提供一种半导体电路，其包含有一半导体基材、一半导体元件具有一漏极区域设于半导体基材上，以及一相反型掺杂区域水平设置于漏极区域旁并与漏极区域相接，其中相反型掺杂区域具有与漏极相反的掺质类型，且其掺质浓度高于半导体基材，而相反型掺杂区域及漏极区域则用来形成一ｐ－ｎ接合区域。形成于相反型掺杂区与漏极之间的ｐ－ｎ接合则可提供一较低的崩溃电压，因此可强化静电放电防护能力；相反型掺杂区可由传统的布植制程所形成，且可与其它的ｐ型掺杂区同时制作，因此，制作相反型掺杂区将不会需要额外的掩膜与布植步骤；由于相反型掺杂区域可于其它掺杂制程中同时制作，因此可降低制造成本。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术有关于一种半导体电路，特别有关于一种具有静电防护结构的半导体电路。
技术介绍
一个被连接至外接端口的半导体集成电路很容易受到外界环境中静电放电的伤害，静电放电通常是发生在当电荷快速地在集成电路的一个或数个接脚以及一外界物体间转移。随着集成电路的尺寸缩小，静电放电对电路造成伤害的机会也随之增加。静电放电防护电路可用来分散静电能以保护敏感的核心集成电路。然而，目前的各种静电放电防护电路均不足以防护具有较小图案特征的高感度核心电路，因此需要一些额外的制程，而使成本效益降低。
技术实现思路
本技术的目的在于提供一种半导体电路，特别有关于一种具有静电防护结构的半导体电路。本技术主要提供一半导体电路，其包含有一半导体基材、一半导体元件具有一漏极区域设于半导体基材上，以及一相反型掺杂区域水平设置于漏极区域旁并与漏极区域相接，其中相反型掺杂区域具有与漏极相反的掺质类型，且其掺质浓度高于半导体基材，而相反型掺杂区域及漏极区域则用来形成一p-n接合区域。本技术所述半导体电路，还包含有一导电插塞耦接于该漏极区域与一输出/入垫(input/output pad)之间。本技术所述半导体电路，该半导体基材包含有选自硅、锗、钻石、碳化硅、砷化镓、磷化铟、砷化铟、锑化镓、锗化硅、铝铟砷化合物、铝镓砷化合物、镓铟砷化合物所构成族群的材料。本技术所述半导体电路，该半导体基材包含有一埋藏层。本技术所述半导体电路，该半导体基材包含有一外延硅层设于一锗层上。本技术所述半导体电路，该半导体元件包含有一NMOS或一PMOS晶体管。本技术所述半导体电路，该半导体元件为一输出/入电路的一部分。本技术所述半导体电路，该半导体元件还包含一源极区域；以及一栅极设于该半导体基材上该源极区域与该漏极区域之间。本技术所述半导体电路，该栅极包含有一栅极介电层以及一栅极电极。本技术所述半导体电路，该栅极介电层包含有选自于由二氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料或上述材料组合所构成族群的材料。本技术所述半导体电路，该高介电常数介电材料包含有氧化铪、氧化锆、氧化铝、二氧化锆-铝(hafnium dioxide-alumina)合金或上述材料的组合。本技术所述半导体电路，该栅极电极包含有至少一导电材料。本技术所述半导体电路，该栅极电极至少包含有硅、锗及金属材料中的一种。本技术所述半导体电路，该栅极电极包含有氧化铪、氧化锆、氧化铝、二氧化锆-铝(hafnium dioxide-alumina)合金或上述材料的组合。本技术所述半导体电路，该源极及该漏极区域包含有轻掺杂漏极(LDD)及重掺杂区域。本技术所述半导体电路，该相反型掺杂区域与该轻掺杂区域是使用同类型的掺质。本技术所述半导体电路，还包含有至少一额外的相反型掺杂区域水平设置于至少一额外的漏极区域旁。本技术所述半导体电路，该漏极为n型，而该相反型掺杂区域为p型。本技术所述半导体电路，该漏极为p型，而该相反型掺杂区域为n型。本技术所述半导体电路，各该漏极区域耦接于一输出/入垫。本技术的还提供了一种半导体电路，其包含有一具有隔离特征的半导体基材，以及多数个MOS晶体管形成于半导体基材上，各MOS晶体管具有一栅极位于一源极区域与一漏极区域之间，其中漏极区域水平邻接于一相反型掺杂区域，相反型掺杂区域的掺质类型与该漏极相反，其掺质浓度并高于半导体基材，相反型掺杂区域与该漏极间形成一p-n接合。本技术的效果在于形成于相反型掺杂区与漏极之间的p-n接合则可提供一较低的崩溃电压，因此可强化静电放电防护能力；相反型掺杂区可由传统的布植制程所形成，且可与其它的p型掺杂区同时制作，因此，制作相反型掺杂区将不会需要额外的掩膜与布植步骤；由于相反型掺杂区域可于其它掺杂制程中同时制作，因此可降低制造成本。附图说明图1a显示本技术第一实施例中一静电放电防护结构的示意图。图1b显示第1a图中静电放电防护结构的俯视图。图2显示本技术第二实施例中一静电放电防护结构的示意图。图3显示本技术第三实施例中一静电放电防护结构的示意图。图4显示本技术第四实施例中一静电放电防护结构的示意图。图5显示制作一静电放电防护结构的流程图。图6至图10显示根据图5中的方法来制作一静电放电防护结构的示意图。图11显示本技术一实施例中一半导体基材上的集成电路的剖面示意图。具体实施方式为让本技术的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下请参考图1a及图1b，图1a显示本技术第一实施例中一静电放电防护结构100的示意图，图1b显示图1a中静电放电防护结构100的俯视图。如图1所示，静电放电防护结构100包含有一半导体基材110以及至少一n型金属氧化半导体场效晶体管(NMOSFET或NMOS)115形成于半导体基材110上，基材110可为一部分p型掺杂基材或一n型基材中的一p型井，隔离结构120设于半导体基材110上以将各NMOS晶体管115分隔。隔离结构120可由局部氧化(LOCOS)、浅沟隔离(STI)或是其它适当的方法所构成。静电放电防护结构100可再包含有p型掺杂区域130以收集基材偏压，各NMOS晶体管115可另包含有一源极区域(源极)140、一漏极区域(漏极)150以及一栅极堆栈(栅极)160设于源极区域140与漏极区域150之间，栅极堆栈(栅极)160另包含有一栅极介电层以及一栅极电极。此外，NMOS晶体管115包含有一相反型掺杂区域170水平邻接于漏极区域150以及漏极插塞180。当NMOS晶体管115作为一输出/入接口元件的一部分时，漏极150可再经由漏极插塞180耦接至一输出/入垫。为了强化静电放电防护而言，NMOS晶体管115包含有p型掺杂区域(相反型掺杂)170水平邻接于漏极150。因此，在相反型掺杂区域170与漏极150之间将会形成一p-n接合，且相反型掺杂区域170具有较基材110高的掺质浓度，举例来说，相反型掺杂区域170处单位面积的掺质浓度大抵为1013cm-2而漏极区域150处单位面积的掺质浓度大抵为1015cm-2，相反型掺杂区域170的上表面大致与漏极150的上表面共平面，相较于漏极150与基材110间之p-n接合，形成于相反型掺杂170与漏极150间的p-n接合则可提供一较低的崩溃电压，因此可强化静电放电防护能力。相反型掺杂区170可由一掺杂制程，例如传统的布植制程所形成，且可与其它的p型掺杂区同时制作，举例来说，NMOS晶体管115中的相反型掺杂区170可与源/漏极制程或是PMOS晶体管的轻掺杂漏极使用相同的一道离子布植制程同时制作，因此，制作相反型掺杂区170将不会需要额外的掩膜与布植步骤。NMOS晶体管115包含有源极140与漏极150形成于半导体基材内，其中源极与漏极可直接形成于p型基材上、p型井结构中、硅锗层上或是碳硅层或是在一突起结构内。源/漏极可通过多道布植制程来形成复杂的掺杂分布而强化其电性表现，举例来说，源/漏极可包含有由轻剂量布植所形成的轻掺杂漏极(LDD)区域以及由重剂量布植所形成的源/漏极区域。NMOS晶体管本文档来自技高网...

【技术保护点】
一种半导体电路，其特征在于所述半导体电路包含有：　　　　一半导体基材；　　　　一半导体元件具有一漏极区域设于该基材上；以及　　　　一相反型掺杂区域水平设置于该漏极区域旁并与该漏极区域相接，其中该相反型掺杂区域具有与该漏极相反的掺杂型态，且其掺质浓度高于该半导体基材，而该相反型掺杂区域及该漏极区域则用来形成一ｐ－ｎ接合区域。

【技术特征摘要】
US 2004-4-28 10/833,7731.一种半导体电路，其特征在于所述半导体电路包含有一半导体基材；一半导体元件具有一漏极区域设于该基材上；以及一相反型掺杂区域水平设置于该漏极区域旁并与该漏极区域相接，其中该相反型掺杂区域具有与该漏极相反的掺杂型态，且其掺质浓度高于该半导体基材，而该相反型掺杂区域及该漏极区域则用来形成一p-n接合区域。2.如权利要求1所述半导体电路，其特征在于还包含有一导电插塞耦接于该漏极区域与一输出/入垫之间。3.如权利要求1所述半导体电路，其特征在于该半导体基材包含有选自硅、锗、钻石、碳化硅、砷化镓、磷化铟、砷化铟、锑化镓、锗化硅、铝铟砷化合物、铝镓砷化合物、镓铟砷化合物所构成族群的材料。4.如权利要求1所述半导体电路，其特征在于该半导体基材包含有一埋藏层。5.如权利要求1所述半导体电路，其特征在于该半导体基材包含有一外延硅层设于一锗层上。6.如权利要求1所述半导体电路，其特征在于该半导体元件包含有一n型或一p型金属氧化半导体晶体管。7.如权利要求1所述半导体电路，其特征在于该半导体元件为一输出/入电路的一部分。8.如权利要求1所述半导体电路，其特征在于该半导体元件还包含一源极区域；以及一栅极设于该半导体基材上该源极区域与该漏极区域之间。9.如权利要求8所述半导体电路...

【专利技术属性】
技术研发人员：黄绍璋，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]