半导体电路制造技术

本发明专利技术半导体电路包含：与多个地址信号相对应以产生多个被解码地址信号的解码器；接收各被解码地址信号的多个切换电路；多个接收各输出信号的寄存器，各寄存器输出一个被闩锁的输出信号，并将其提供到除与该特定被闩锁输出信号对应的切换电路以外的切换电路上；以及一个产生与地址信号的一部分对应的控制信号的控制电路；切换电路根据控制信号输出作为所述输出信号的被解码地址信号及被闩锁输出信号中的一个。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体电路，且尤其涉及一种具有脉冲串串传送功能的同步存储电路的脉冲串串猝发地址生成电路。作为用于实现高性能计算机系统的跟随CPU的操作速度的高速数据传送系统，其为一个脉冲串数据传送系统。在该系统中，在对同步存储器给出一个基本地址后，通过时钟信号(简写为“CLK”)来在存储器中自动生成地址，从而以高速输出数据。用于产生脉冲串串信号的地址序列根据系统中所使用的存储器的不同而不同。当前，作为配备有脉冲串串功能的高速存储器有一种同步静态随机存取存储器(简写为“SSRAM”)，其被用作高速缓冲存储器，且一种交错系统被用作脉冲串串序列。表1示出了该序列。表1外部输入地址 Add0 Add1 Add2 — —第一脉冲串串地址 Add0 Add1 Add2 — —第二脉冲串地址Add0 Add1 Add2 — —第三脉冲串地址Add0 Add1 Add2 — —特征在此情况下，最小有效比特的Add0及Add1的两个比特组成一个脉冲串地址，并在外部输入地址的基础上，在第一脉冲串周期仅地址Add0被转变为反相，在第二脉冲串周期仅地址Add1被转变为反相，而在第三脉冲串周期两个地址Add0及Add1都被转变为反相，而地址Add2及随后的地址在它们的脉冲串周期内保存数据。此后将描述用于实现此操作的电路。附图说明图1示出了传统电路的第一个实施例。脉冲串地址Add0及Add1被分别输入到寄存器电路RG中。寄存器电路RG在控制时钟信号EK的上升沿获取脉冲串地址Add0及Add1并输出脉冲串地址。寄存器电路RG保存输出数据直到接收到下一个控制时钟信号EK的时钟边沿为止。输出被反相器电路改变成正向/反相操作信号，而其中的一个被复用器MUXO选择进内部地址信息A0中。信息A。及作为其反相信号的反相信息A。被输入到信息解码器DEC1，且在此情况下，输出信号B1到B4中的一个被选择作为1/4选择信号。用于控制寄存器RG的控制时钟信号EK被与外部输入时钟信号CLK及来自外部的基本地址获取模式信号E同步的内部时钟信号K的“与”逻辑电路EKB生成。内部控制信号K及模式信号E在脉冲串时间同样被同步地输入进地址逻辑控制电路BCCO，且当模信号E在脉冲串中弱时，电路与内部时钟信号K同步地控制并切换复用器MuX0。地址逻辑控制电路BCCO被形成作为计数器电路用于生成在内部时钟信号K的每个周期倒相地址Addo的一信号，和生成在每两个周期倒相地址Add1的一信号。现在将描述该操作，由于在输入一个外部地址时模信号E变强，信号EK象内部时钟信号K一样变化，从而数据Add被与内部时钟信号K同步地获取。此时，由于复用器MuX0被固定并允许正向逻辑通过，地址Add0随其未被改变的逻辑被输入进解码器DEC1。由于在脉冲串地址生成时模信号E变弱，控制时钟信号EK被固定在弱值寄存器RG输出在脉冲前输入的保存在外部地址中的最后数据。与此同时，由于电路BCCO产生一用于与内部时钟信号K同步的复用器MUXO的切换信号，所以可以实现脉冲申周期，其中在交错序列中产生相对于基本地址Add0及Add1的反相地址Add0及Add1。接下来，将描述第二个传统实例，在该例中在输入寄存器前设置解码器电路从而在由解码器电路完成1/4选择后产生脉冲串信号。通过解码地址Add0及Add1来产生四个选择信号B1到B4并在4个选择信号B1到B4中选择出一个选择信号。在交错模式的脉冲序列中选择出如表2中所示的被选择的信号。例如，在当两个地址Add1及Add0都低的情况下，在外部输入周期中选择信号B1，而在随后的脉冲串周期中，来顺序选择信号B2、B3及B4。表2外部输入Addo，Add1 0，0 1，0 0，1 1，1外部输入被选择的信号B1B2B3B4第一脉冲串 被选信号B2B1B4B3第二脉冲串 被选信号B3B4B1B2第三脉冲串 被选信号B4B3B2B1图2示出了用于实现此脉冲串计数电路的传统电路的一个实例。有4个“或非”解码器电路DEC1，它们具有每个地址Add0及Add1的正/反信号A。或反相的A。，及信号A1或反相的A1的输入，而它们的输出X1到X4也分别被输入进寄存器RG。与第一个传统实例一样，由于控制寄存器RG的信号EK由基本地址获取模信号E和内部时钟信号K的“与”逻辑电路EKB来产生。寄存器电路RG的输出E1到E4被作为信号B1到B4通过复用器MUX输出到内部电路中，而且在同时，随信号K被输进第二寄存器电路RG1。在其它的路径上将这些寄存器电路RG1的输出B1R到B4R输入到复用器中。例如，具有输出信号E2的输入的复用器MUX具有其它两个输入信号B1R及B3R，用于输入的切换信号通量BC由信号FB、RB及EB组成。电路BCC2的信号通量BC由信号E1和E2的“或”逻辑输出的信号FB，信号E2和E4的逻辑输出的信号RB及与信号E具有相同的逻辑的信号EB组成。下面将描述此电路的操作。与两个地址相对应的解码信号输出X1到X4中的一个变为高并被选择，而其它的处于不被选择的低状态且被输入进寄存器RG。例如，当选择了信号X1时而在外部地址获取的信号E变为高位时，信号EK与时钟信号K的上升沿同步的被输入到寄存器RG中，而寄存器获取信号X1到X4的信号数据。与此同时，数据被作为信号E1到E4输出。由于信号EB为高位，复用器MUX被改变从而信号E1被作为其自身的信号B1输出。信号B1被传送到诸如下一级解码器的内部存储器电路。接着，当建立了脉冲串模式时，信号E变为低位，而信号EK被固定在低值并不改变，从而作为输入寄存器数据的信号E1到E4被固定。由于信号E1被选择且为高位，所以信号FB变为高位，而信号RB及EB变为低，从而复用器MUX从相邻的路径改变对反馈信号(信号B4R用作信号E1)的选择。在前面周期中的信号B1到B4的数据按时钟信号K收入脉冲串计数寄存器RG1中，且与此同时，数据被作为信号B1R到B4R输出，从而此信号在相邻的路径通过复用器输出到B1到B4，在外部地址获取的原始状态处于信号E1或E3的选择中时，复用器MUX被信号FB切换从而执行前向移数从而信号B1被移数到信号B2，而信号B2被移数到信号B3。在当外部地址获取的原始状态处于信号E2或E4的选择状态时，复用器MUX被信号RB切换从而执行一反相移数，这样的话信号B1被移数到信号B4，而信号B2被移数到信号B1。在脉冲串模式中的移数次序用图3中所示的正向循环及反相循环表示，而表2中所示的脉冲串计数的顺序根据需要进行。在上述的第一个传统电路中，在寄存器RG之后，设置了用于脉冲串计数的复用器MUX，此外，其后还设置了解码器从而信号B1到B4被从解码器输出。当在同步存储器中内部状态开始改变与外部时钟的同步情况下，需要将用于信号K到信号B1到B4的路径速度提高。然而，在此实例中，由于复用器MUX及解码器置于寄存器RG之后，在该部分的延迟时间被看作是延迟。第二种传统的实例改善了此缺陷。解码器部分被移到了输入寄存器的前面，及寄存器RG的后面，信号仅从复用器MUX输出，从而使速度被解码器延迟的程度有所改善。然而，由于必须由寄存器RG的输出信号E1到E4的数据来控制正向循环及反相循环，从而使负本文档来自技高网...

【技术保护点】
一种半导体电路，其特征在于包含： 一个对应于多个地址信号用于产生多个被解码的地址信号的解码器； 用于产生与所述地址信号的至少一部分相对应的控制信号的控制电路； 用于接收所述被解码的地址信号并针对所述控制信号来移数所述被解码的地址信号以产生被移数的被解码地址信号的输出的切换电路；及 用于接收所述切换电路的所述输出的寄存器。

【技术特征摘要】
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【专利技术属性】
技术研发人员：高桥弘行，
申请(专利权)人：日本电气株式会社，恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]