半导体电路制造技术

本发明专利技术涉及一种半导体电路，具有减小的电路尺寸，还涉及通过集成该半导体电路获得并使芯片尺寸减小的半导体集成电路芯片。本发明专利技术使用双译码方法。该方法使用：一个前置译码电路，包括在先级第一译码器和在先级第二译码器，在先级第一译码器译码８位地址信号的任意位，在先级第二译码器译码剩余位；若干个电平转换电路，转移前置译码电路的输出电平；和若干个后置译码电路，译码在前置译码电路中的译码器的输出，通过电平转换电路转换电平。

【技术实现步骤摘要】

本专利技术涉及半导体电路。确切地说，它涉及构成驱动电路的半导体电路，该驱动电路用于驱动使用液晶板、有机电致发光板或类似部件的有源板型显示器的像素。
技术介绍
STN显示器的构造使得在其整个显示部分上，布线被安装在两个方向，x轴方向(第一方向)和y轴方向(第二方向)。当在两个方向x和y施加电压时，驱动在交叉部分的液晶。有源矩阵显示器每个像素具有诸如薄膜晶体管(TFT)之类的有源元件，在显示器中这些有源元件被开关和驱动。这些显示器公知为诸如液晶显示器和有机电致发光(有机EL)显示器之类的板型显示器。本专利技术的特征在于用作在显示板上产生屏幕显示的驱动电路的半导体电路的线路，适用于这些类型的板型显示器。而且，本专利技术的特征在于其中集成了上述电路的半导体集成电路芯片的电路拓扑。例如，使用薄膜晶体管作为有源元件的有源矩阵液晶显示器具有在成对的绝缘基板之间密封的液晶层，有利地使用玻璃板作为绝缘基板。在其显示区中，以矩阵排列形成很多的像素。在显示区之外，安装半导体集成电路芯片作为驱动电路。构成各自像素的薄膜晶体管通过输出线直通显示区，并与该半导体集成电路芯片连接。设置在显示区中的薄膜晶体管与例如选通驱动器的256个输出端连接，选通驱动器在扫描方向上通过256个选通线构成半导体集成电路芯片。通过输出端输出的选通信号选择薄膜晶体管，向与选择选通线连接的薄膜晶体管的源线提供指示数据。由此，制造了屏幕显示器。在这种有源矩阵液晶显示器中，通过薄膜晶体管向红(R)、绿(G)和蓝(B)像素电极提供液晶驱动电压(灰度电压)。因此，在像素之间没有发生串扰，能够制造无串扰的具有多个灰度级的屏幕显示器。图25是说明本专利技术人在前专利技术的选通驱动单元结构实例的方框图。图26是图25主要部分的工作波形图。在该结构中，选择选通线G1、G2、G3、G4…和G256的地址信号是8位的，8位到[7]的地址信号由地址计数器(未示出)加起来并接着被输入。8位到[7]的输入地址信号通过译码电路DCR被译码成(A000)到(A255)，并在锁存时钟被锁存到锁存器LT中。在锁存器LT中锁存的译码输出通过或非门NR输入到高击穿电压单元。锁存译码输出电压电平的范围例如从3V到0V。可以使用转移寄存器取代锁存电路。高击穿电压单元包括电平转换电路LS和多个(在这种情况中是3×256个)高击穿电压反相器HV。其输出端(选通线端)GTM与显示板的选通线连接，并提供选通信号G1到G256。电平转换电路LS把3V到0V的输入信号转换为如1.6到-14V高电压电平那么高。每个选通线G1、G2、G3、G4…和G256设置有包括电平转换电路LS和三个高击穿电压反相器HV的选通驱动器GDR。或非门是导通和截止显示板上屏幕显示的门。在输入全选信号的未显示周期期间，或非门把显示部分像素中的电荷排放掉。如图26所说明的那样，输入8位到[7]地址信号，当锁存时钟受驱动为高时将其锁存到锁存器LT中。锁存地址信号在高击穿电压单元上电平漂移，并作为选通信号G1、G2、G3…通过选通线端GTM施加到相应的选通线。图27是说明图25中电平转换电路LS结构实例的说明图，图28是说明图25中电平转换电路LS具体实例的说明图。在图27和图28中的电压值如下VCC＝3V；GND＝0V；DDVDH＝5V；VGH＝15V；和VGL＝-10V。该电平转换电路LS包括三个高击穿电压反相器HV的串联电路；与串联电路并联的普通反相器V；和三个高击穿电压反相器HV的串联电路。其输入是锁存器LT的输出。如图27所示，各自部件的输出电压范围如下反相器V的输出电压范围为VCC到GND；在构成电平转换电路LSD的第一级中电平转换电路LSa的输出电压范围是DDVDH到GND；在第二级中电平转换电路LSb的输出电压范围是DDVDH到VGL；和在最后级中电平转换电路LSc的输出电压范围是VGH到VGL。如附图所示，第一级中电平转换电路LSa包括四个PMOS晶体管和两个NMOS晶体管。如附图所示，第二级中电平转换电路LSb包括两个PMOS晶体管和四个NMOS晶体管。如附图所示，最后级中电平转换电路LSc包括两个PMOS晶体管和两个NMOS晶体管。在第二级中的电平转换电路LSb和在最后级中的电平转换电路LSc通过两个反相器连接到一起。图29是说明图25中锁存器结构实例的说明图。如附图所示，锁存器包括六个反相器V和一与非门ND，并在锁存时钟上锁存译码电路DCR的输出。图30是说明图25中8位译码电路结构实例的说明图。译码电路包括馈给有8位到[7]地址信号的反相器V以及与非门ND和或非门NR。由此，译码电路产生了256个译码输出(A000)到(A255)。图31是说明本专利技术的专利技术人以前专利技术的无选通门驱动器实例的电路图。该无选通门驱动器GLDR与包含选通门的显示板GIPNL一起使用。显示板GIPNL包括在构成显示板的基板上形成的选通驱动器。通过由低温多晶硅等高电流迁移率半导体膜构成的薄膜晶体管构成选通驱动器。选通驱动器包括转移寄存器SR、高击穿电压或非门HNR和相对于每个选通线的高击穿电压反相器HV。无选通门驱动器GLDR包括电平转换电路LS，其把内部输入的例如3V到0V的全选信号、帧引导脉冲和转移寄存器时钟电平转换为例如16V到-14V的大幅信号。无选通门驱动器向显示板GIPNL的引出端GTM输出这些电平转换的信号。图32是说明图31中转移寄存器电路实例的说明图，图33是说明图32中转移寄存器工作的波形图。如附图所示，转移寄存器包括六个高击穿电压反相器HV和两个高击穿电压与非门HNR。向该转移寄存器提供帧引导脉冲，帧引导脉冲通过输入端INPUT，由电平转移器LS进行电平转移，并在转移寄存器时钟上对其进行转移，转移寄存器时钟由电平转移器LS同样进行电平转移。其输出作为选通信号G1、G2、G3、G4…和G256，通过高击穿电压或非门HNR、高击穿电压反相器HV及其输出端OUTPUT被施加到相应的选通线。公开这种类型现有技术的文献包括日本未审专利公开平8(1996)-106272号。在上面提到的选通驱动器的结构中，高击穿电压单元包括若干个选通驱动器GDR，每个选通驱动器GDR包括一电平转换电路LS和三个高击穿电压反相器HV。为选通线G1、G2、G3、G4…和G256的每一选通线设置有这种选通驱动器GDR。如参照图28或图31所介绍的那样，电平转换电路LS包括多个MOS晶体管，其线路很复杂并且尺寸大。而且，选通线的宽度和选通长度还很大，这增加了占用的面积。由于这个原因，试图把该电路集成到半导体芯片中，限制芯片尺寸的减小。这是要解决的问题之一。
技术实现思路
本专利技术的目的是通过解决与现有技术相关的上述问题提供如下装置具有减小线路尺寸的半导体电路和通过集成该半导体电路获得并使芯片尺寸减小的半导体集成电路芯片。本专利技术的特征在于通过采用两级译码方法解决上述问题。该方法使用前置译码电路和后置译码电路。前置译码电路包括译码地址信号任意位的在先级第一译码器和译码剩余位的在先级第二译码器。后置译码电路译码前置译码电路中每个译码器的译码输出。按照本专利技术的半导体电路是向显示板的选通端提供选通信号的选通驱动器，其中包括具有选通端的有源元件的多个像素以矩阵图形排列。半导体电本文档来自技高网...

【技术保护点】
一种半导体电路，用于向显示板的选通端提供选通信号，在显示板中以矩阵图形排列包括有源元件的多个像素，所述有源元件包含所述选通端，该半导体电路包括：一个前置译码电路，包括在先级第一译码器和在先级第二译码器，在先级第一译码器译码用于选择所 述选通端的地址信号的若干位，在先级第二译码器译码该地址信号的剩余位；和若干个后置译码电路，译码所述前置译码电路中译码器的译码输出。

【技术特征摘要】
JP 2003-8-27 2003-3034801.一种半导体电路，用于向显示板的选通端提供选通信号，在显示板中以矩阵图形排列包括有源元件的多个像素，所述有源元件包含所述选通端，该半导体电路包括一个前置译码电路，包括在先级第一译码器和在先级第二译码器，在先级第一译码器译码用于选择所述选通端的地址信号的若干位，在先级第二译码器译码该地址信号的剩余位；和若干个后置译码电路，译码所述前置译码电路中译码器的译码输出。2.按照权利要求1的半导体电路，包括若干个锁存电路，分别锁存所述在先级第一译码器和所述在先级第二译码器的译码输出；和若干个电平转换电路，使锁存在所述锁存电路中的所述在先级第一译码器和所述在先级第二译码器的译码输出的各自电压电平的绝对值转移到高电压侧；其中所述电平转换电路的输出被输入到所述后置译码电路。3.按照权利要求2的半导体电路，其中所述地址信号包括8位，所述地址信号的若干位是1位，所述地址信号的剩余位是7位，和其中所述在先级第一译码器译码最高位或最低位。4.按照权利要求2的半导体电路，其中，使基于所述地址信号的输出信号的电压电平绝对值转移到高电压侧的电平转移器的数量少于用于输出选通信号的选通线端的数量。5.按照权利要求1的半导体电路，包括一个锁存电路，包括第一锁存器和第二锁存器，第一锁存器锁存用于选择所述选通端的地址信号的若干位，第二锁存器锁存剩余位；若干个电平转换电路，使所述在先级第一译码器和所述在先级第二译码器的输出的各自电压电平的绝对值转移到高电压侧；其中，锁存在所述第一锁存器中的所述若干位被输出到所述在先级第一译码器，锁存在所述第二锁存器中的所述剩余位被输出到所述在先级第二译码器，和其中，经过所述电平转换电路，所述在先级第一译码器和所述在先级第二译码器的输出被输出到所述后置译码电路。6.按照权利要求5的半导体电路，其中所述地址信号包括8位，所述地址信号的若干位是1位，所述地址信号的剩余位是7位，和其中所述在先级第一译码器译码最低位。7.按照权利要求5的半导体电路，其中所述后置译码电路的击穿电压比用于根据所述地址信号锁存信号的锁存电路的击穿电压高。8.按照权利要求5的半导体电路，包括一个锁存电路，包括第一锁存器和第二锁存器，第一锁存器锁存用于选择所述选通端的所述地址信号的若干位，第二锁存器锁存剩余位；和若干个电平转换电路，使锁存在所述第一锁存器和所述第二锁存器中的所述若干位和所述剩余位的各自电压电平的绝对值转移到高电压侧；其中，所述第一锁存器的输出经过所述电平转换电路被输入到所述在先级第一译码器，和所述第二锁存器的输出经过所述电平转换电路被输入到所述在先级第二译码器。9.按照权利要求8的半导体电路，其中所述地址信号包括8位，所述地址信号的若干位是1位，所述地址信号的剩余位是7位。10.按照权利要求8的半导体电路，其中所述地址信号包括8位，所述地址信号的若干位是4位，所述地址信号的剩余位是4位。11.按照权利要求1的半导体电路，其中所述后置译码电路是缓冲译码器，其还用作缓冲电路。12.按照权利要求11的半导体电路，其中所述地址信号包括8位，所述地址信号的若干位是1位，所述地址信号的剩余位是7位。13.一种半导体电路，用于向显示板的选通端提供选通信号，在显示板中以矩阵图形排列包括有源元件的多个像素，所述有源元件包含所述选通端，其中，输出到所述选通端的波形在第一参考电压和第二参考电压之间变化，第二参考电压比第一参考电压低，当该波形变化时，该波形在所述第一参考电压和所述第二参考电压之间具有若干个拐点。14.按照权利要求1的半导体电路，包括从外部信号源接收并行信号的系统接口电路；接收RGB指示数据的外部显示接口电路；定时产生电路；灰度电压产生电路；图形RAM；源驱动器；向所述选通端提供选通信号的选通驱动器。15.一种半导体电路，用于向显示板的选通端提供选通信号，在显示板中以矩阵图形排列包括所述选通端的多个像素，该电路包括一个前置逻辑电路，包括在先级第一逻辑门和在先级第二逻辑门，在先级第一逻辑门接收用于选择所述选通端的地址信号的若干位信号，在先级第二逻辑门接收该地址信号的剩余位信号；若干个后置逻辑门，接收所述第一和第二逻辑门的输出；若干个锁存电路，用于根据所述地址信号锁存信号；和若干个电平转换电路，使所述锁存电路的输出信号的电压电平...

【专利技术属性】
技术研发人员：立花利一，岩崎良贵，远藤一哉，坂卷五郎，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]