半导体电路制造技术

一种使用掩埋的图形层形成分立器件功能的导电体、热导体和／或去耦电容器的绝缘体上硅器件。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及绝缘体上硅集成电路和器件。具体涉及使用掩埋图形层形成分立器件功能的导电体、热导体和/或去耦电容器的绝缘体上硅器件。半导体工艺已朝制造越来越小、计算能力越来越强大的器件方向发展。减少电子器件的尺寸和增加给定单元面积内晶体管的密度导致需要的和耗散的功率增加。由于增加了晶体管的密度和电源去耦要求，如绝缘体上硅(SOI)工艺等的增强的半导体制造技术增加了金属布线要求。如阵列等的具体应用受完全实现应用需要的布线量影响。半导体器件中的布线通常构形成多层，特别是当在密集的图形中构形多个器件时。在器件给定层内的金属布线减少了其它电子功能的层可使用的面积，并且严重地约束了器件的性能。这些问题破坏了制造更小更致密并具有优良性能的器件的总目的。介绍SOI工艺技术的现有出版物包括Chatterjee的美国专利No.4,889,832和4,982,266。Chatterjee公开了一种使位于有源电路上面和下面的金属层互连的集成电路结构。Chatterjee提出了一种利用形成在硅表面上的腐蚀中止层形成这种集成电路结构的改进方法。Kato等人的美国专利No.4,939,568介绍了一种层叠的半导体集成电路结构及其形成方法，其中导电柱在器件表面之间延伸。这样做意图是允许大规模的集成电路的制造。Pfiester的美国专利No.4,966,864公开了一种半导体器件和方法，其中硅衬底形成有掺杂区，掺杂区通过导电桥连接到电极。该专利技术打算克服在以前的制造技术中遇到的凹坑或腐蚀问题。McCarthy的美国专利No.5,488,012公开了SOI晶片和其内形成掩埋区的改进方法。该专利技术对玻璃体上硅衬底特别有用。Iwanatsu的美国专利No.5,294,821公开了SOI技术，打算提供更均匀的电特性，包括减少击穿电压。Iwanatsu提出了一种有源层扩散到衬底内来稳定器件的电特性的器件。Tyson等人的美国专利No.5,145,802公开了一种SOI电路，包括一组掩埋体连接件(ties)，提供与设置在绝缘层上的晶体管本体的局部欧姆接触。这样做意图是为撞击电离产生的空穴提供路径，并且起衬底和晶体管源极之间电位屏蔽的作用。Kang等人的美国专利No.5,286,670介绍了一种具有带电特性的掩埋元件的半导体器件的制造方法。Kang使用了在衬底内掩埋电元件的复杂系统，将衬底键合到将成为SOI区的硅上。掩埋元件的一个示例性用途是存储单元中的电容器。但实际上，Kang等人增加了器件制造的复杂性，没有解决与布线密度有关的问题。由于绝缘层没有许多可得到的自由载流子，所以常规的SOI技术降低了大部分的漏极电容，并且在某种程度上减少了栅极电容。然而，在操作中，载流子留过晶体管，并在栅极中发生电阻加热。如果晶体管本体允许电浮置，那么会发生包括晶体管滞后和阈值漂移的不希望的浮置体效应。由剩余的载流子产生的器件上的电偏置使晶体管本体沟道的深度变窄，影响了性能。此外，传统绝缘体上硅结构上的去耦电容显著减少。结构经受称做电源塌陷(collapse)的现象，由此逻辑1和逻辑0之间的电压摆动幅度减小，例如，逻辑0不再为地电压。绝缘体上的半导体器件由SOI结构得到非常需要的电隔离。然而，该结构产生了不需要的热绝缘，进而在器件中产生麻烦的焦耳加热。本专利技术的另一实施例提供了一种由晶体管扩散到体衬底内层的低阻热路径，提供了减小了热效应的热沉。根据本专利技术的一个方案提供一种半导体电路，包括具有掺杂第一掺杂剂的第一部分(volume)和掺杂第二掺杂剂的第二部分的导电衬底，绝缘层和掺杂杂质形成第一器件和第二器件的有源层。此外，半导体电路包括电连接第一器件和第一部分的第一导体，以及电连接第二器件和第二部分的第二导体。优选第一和第二器件为场效应晶体管，但也可以为如晶体管的其它有源器件、电感或电容等。导体优选为可以与掺杂的部分相邻或物理接触的钨柱。本专利技术适用于衬底被电绝缘层与有源器件隔离的任何电路结构。绝缘体上的半导体电路结构可以由Ⅲ、Ⅳ和Ⅴ族及其它们的混合物中的任何化学物质制成。由此，根据本专利技术的另一方案，提供一种包括SOI半导体器件的电路，SOI半导体器件具有掺杂n+型掺杂剂的第一部分和掺杂p+型掺杂剂的第二部分的导电硅衬底、二氧化硅的绝缘层、掺杂杂质形成具有第一晶体管和第二晶体管之间隔离部分的第一晶体管和第二晶体管的硅层。第一导电柱将第一晶体管电连接到第一部分。第二导电柱将第二晶体管电连接到第二部分。根据本专利技术的又一方案，提供一种集成的半导体电路，包括由绝缘层与掩埋层隔离的有源层、包括构图的掺杂部分的等电位网的掩埋层，以及还包括接触和连接到接触和等电位网的电导体的电路。本专利技术还提供一种半导体器件的制造方法，包括首先在第一电导率的半导体衬底内限定至少一个第二电导率的掩埋部分。半导体衬底是与半导体衬底相邻的第一绝缘层、与第一绝缘层相邻的有源半导体层、和与有源半导体层相邻的第二绝缘层的层叠结构。除去与第二绝缘层相邻的第三绝缘层和第三绝缘层顶上的掩模。显影并除去光刻胶露出有源的半导体层内的多个隔离部分，将露出的隔离部分腐蚀到第一绝缘层。用第四绝缘体填充隔离部分。然后至少一个具有扩散区的有源电子器件形成在有源半导体层内的隔离部分之间。第一介质淀积在半导体器件的表面上。形成至少一个用于导电柱的柱开口，由此柱从第一介质的表面延伸穿过有源半导体层的扩散区并穿过半导体器件的所有层，到达衬底或掩埋部分。导电材料引入到柱开口内形成柱。将电接触构图到柱上。第四绝缘层填加到包括柱表面的半导体器件的表面上。采用本专利技术，使用掩埋导电柱通过将所有的接地晶体管器件连接到体硅衬底可以省略接地布线。导电柱通常由有源硅层延伸穿过绝缘层与下面的厚的低阻体硅衬底电接触。本专利技术提供热传导，减小能够降低如晶体管等的有源器件的开关速度的热效应。本专利技术还提供具有不同掺杂剂，由此具有不同电压电平的掩埋层之间的去耦电容。附图说明图1到6为根据本专利技术的一个实施例的形成示出的绝缘体上硅器件的不同阶段的剖面图。图7示出了本专利技术如何耗散热能。图8示出了本专利技术的去耦电容能力。本专利技术适用于有助于半导体工艺的任何类型的绝缘体上硅器件。根据本专利技术的一个优选方案，本专利技术可以使用场效应晶体管(FET)的制造中的SOI工艺技术。本专利技术可以用于具有一个或多个限定在有源的半导体层内的有源电子元件。如图1-6所示，示例性的实施例示出了形成在硅上的两个晶体管。从图1开始，作为初始步骤，半导体衬底12优选使用硅。本领域已公知的例如Ⅲ和Ⅴ族和Ⅳ族等的其它适合的半导体也可以用做本专利技术的衬底和不同层。通常，在任何制造开始之前，衬底12掺杂n+型或p+型掺杂剂。一旦完成掺杂，衬底12优选具有小于约十欧姆每方块的电阻，优选小于两欧姆每方块，晶片的电阻率约0.01到0.1(ohm)-(cm)。离子注入硅衬底掺杂衬底之后，所得的离子浓度通常约每立方米1×1016到3×1021个原子，优选每立方厘米5×1019到1×1021个原子。然而，通常衬底12为具有绝缘层14的硅晶片。例如，起始的SOI坯料在有源硅层16上有约0.2到0.7μm优选约0.5μm厚度的绝缘层，有源硅层的厚度约0.1到4μm，优选约0.2μm。优选绝缘层包括如二氧化硅(SiO2)等的硅氧化本文档来自技高网...

【技术保护点】
一种半导体电路，包括：（ａ）一种具有掺杂第一掺杂剂的第一部分和掺杂第二掺杂剂的第二部分的导电衬底；（ｂ）绝缘层；（ｃ）掺杂杂质形成第一器件和第二器件的有源层；（ｄ）电连接所述第一器件和所述第一部分的所述第一导体；以及（ｅ ）电连接所述第二器件和所述第二部分的第二导体。

【技术特征摘要】
US 1998-3-27 09/0494881．一种半导体电路，包括(a)一种具有掺杂第一掺杂剂的第一部分和掺杂第二掺杂剂的第二部分的导电衬底；(b)绝缘层；(c)掺杂杂质形成第一器件和第二器件的有源层；(d)电连接所述第一器件和所述第一部分的所述第一导体；以及(e)电连接所述第二器件和所述第二部分的第二导体。2．根据权利要求1的电路，其中第一器件是第一晶体管，第一导体是与第一晶体管电接触的第一柱。3．根据权利要求1的电路，其中第二器件是第二晶体管，第二导体是与第二晶体管电接触的第二柱。4．根据权利要求1的电路，其中第一部分处于第一电压电平，第二部分处于第二电压电平。5．根据权利要求4的电路，其中第一电压电平为Vdd，第二电压电平为地。6．根据权利要求1的电路，其中衬底包括掺杂的硅。7．根据权利要求1的电路，其中绝缘层包括硅的氧化物。8．根据权利要求1的电路，其中有源层包括硅。9．根据权利要求1的电路，其中有源层包括Ⅲ、Ⅳ和Ⅴ族及其它们的混合物的半导体材料。10．根据权利要求1的电路，还包括形成在第一和第二器件上的介质层。11．根据权利要求10的电路，其中介质层中露出部分第一和第二导体。12．根据权利要求1的电路，其中有源层内的掺杂剂不接触绝缘层。13．根据权利要求1的电路，其中第一部分掺杂n+型掺杂剂，第一器件为包括p+扩散区的第一晶体管，第一导体电连接第一部分和第一晶体管的p+扩散区。14．根据权利要求1的电路，其中第二部分掺杂p+型掺杂剂，第二器件为包括n+扩散区的第二晶体管，第二导体电连接第二部分和第二晶体管的n+扩散区。15．一种绝缘体上硅的半导体电路，包括(a)具有在第一电压电平掺杂n+型掺杂剂的第一部分和在第二电压电平掺杂p+型掺杂剂的第二部分的导电硅衬底；(b)二氧化硅的绝缘层；(c)掺杂杂质形成第一晶体管和第二晶体管的硅层；(d)第一晶体管和第二晶体管之间的隔离部分；以及(e)电连接第一晶体管和第一部分的第一导电柱；以及(f)电连接第二晶体管和第二部分的第二导电柱。16．根据权利要求15的电路，其中第一导电柱和第二导电柱由选自包括钨、铜、铝和掺杂的硅组成的组中的材料制成。17．根据权利要求15的电路，还包括形成在第一和第二晶体管上的介质层。18．根据权利要求17的电路，其中介质层中露出部分第一和第二导电柱。19．根据权利要求15的电路，其中硅层内的杂质不接触绝缘层。20．一种集成的半导体电路，包括由绝缘层与掩埋层隔离的有源层、包括构图的掺杂部分的等电位网的掩埋...

【专利技术属性】
技术研发人员：TA克里斯蒂森，JE希特斯二世，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]