半导体装置及其制造方法制造方法及图纸

课题是提供通导电阻小的半导体装置。这是一种把在半导体表面上形成的凹沟与凹沟之间所形成的沟道里流动的主电流，用已埋入到凹沟内部中去的栅极电极进行控制的半导体装置，被此栅极电极直接控制的主电流的方向与半导体表面平行，主电流分布在从半导体表面的垂直方向上。因而可以不受半导体表面面积限制地、自由地增大沟道宽度Ｗ。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及缘绝缘栅晶体管等那样地用栅电压电容耦合式地控制主电流的半导体装置，特别涉及绝缘栅式的电力装置和单片电力IC。在有源半导体装置中，有双极型晶体管(BJT)、结型场效应晶体管(J-FET)、静电感应晶体管(SIT)、MOS型场效应晶体管(MOS-FET)、绝缘栅式双极晶体管(IGBT)、单栅式静电感应可控硅(SGSITH)等等。不论哪一种器件都是三端器件，两个主端子(发射极与集电极，源极和漏极，或阳极和阴极)和一个用于控制的端子。双极型的器件在主端子之间有pn结，电流越过在pn结上形成的电位势垒形成两种电荷流。在场效应晶体管(单极型的器件)的主端于之间仅有同一导电类型的半导体、主电流通路上没有pn结。流以单一的电荷。此外，在近年的低功耗化的倾向中，电压控制型的双极电力装置，例如IGBT(绝缘栅双极晶体管)、MCT(MOS可控晶闸管)、MAGT(MOS辅助栅可触发晶闸管)、EST(发射极开关晶闸管)之类的MOS复合半导体器件，作为大电流所用的装置正被人们开发。这些装置是电压驱动式的电力装置，由于易于使用，也由于来自系统一侧的要求很多，故作为对这些的回答的形式也在急速地被开发着。包括这些复合半导体器件在内，在电力装置中，要求高速大功率的同时。低通导电阻化是一重要的课题。因为降低通导电阻即导通时的电阻对电力装置的低功耗化和高效率化有好处。但是，在现有的单极型半导体器件的情况下，即FET或SIT由于使用单一载流子，故存在着比起用半导体层的载流子密度决定的电阻值来，电导率上不去通导阻抗高的问题。比如说，在图55的JFET的情况下，要想使将成为沟道区n层2的电阻下降，就必须从一开始就先把n层2作成为高杂质密度。在图56的MOS-FET的情况下，由于形成了厚度薄的反转层使载流子流过、倘不把栅极宽度W加大使沟道面积展宽则通导电阻就不可能降低，但由于芯片的表面积所限，故无限制地增大沟道面积是不可能的。在示于图57的高耐压型MOS-FET(DMOS)的情况下，除去沟通面积的限制之外，还要加上特别是n-漂移区22的电阻影响通导电阻的问题。从图57可知，倘把栅极适度W增大，则漂移区22的电阻也可以下降，故加大栅极适度是一个重要的问题。另一方面，在想使之流过更大的电流的情况下，大多采用如图58和图59那样的双极型器件。理由是，如果越过在pn结中形成的电位势垒而注入少数载流子，且其少数载流子密度与被注入区的多数载流子密度相同或更大时，则因电导调制效应视在电祖就会下降的缘故。即在图59的IGBT的情况下，由于将产生从p+集电极层29向n-漂移区22的少数载流子的注入C在图59中是向n型区注入空穴)，故n-漂移区22产生了电导率调制。但是，在IGBT这样的双极型器件的情况下，由于在主电流通路上有pn结，故存在着起因于pn结的内建势的偏移电压。反之，为了避免偏移电压，在使用单极型装置的情况下，载流子就不能上升到将成为沟通区的半导体层的杂质密度以上。鉴于这一点，由于从阳极95注入了空穴，故示于图60的双栅型SITH(以下称之为DGSITH)可以利用双极型的电导率调整效应，而且，仅在p+阳极95一侧具有pn结。在DGSITH中，在关断时已贮存于p+阳极95一侧的电子介以将成为第2栅极(G2)93的n+区被抽出来，故不会产生尾(tail)电流，可以进行高速开关。即，DGSITH比之IGBT具有其主电流通路中pn结的数字少，偏移电压小的特征，有报告说在1800V-100A级别的器件中，正向电压降为1.2V这样的值。但是，DGSITH由于具有第1栅极(G1)91和第2栅极(G2)93，故将变成4端子器件，故具有栅极驱动电路会变得复杂，此外，因需要两面的掩模对准工序等等将使制造工序复杂这样的缺点。特别是在基板的垂直方向上，要想制作图60所示的那种分层构造，就需要高级的外延生长技术，要实现低廉的造价是困难的。作为电力装置的特性低通导电阻化是重要的这一点在前边已说过了，但低通导电阻化和高耐压化的要求是相互矛盾的。即在示于图56的MOS-FET中，若缩短沟通长L，则虽然变成了低通导电阻，但却不能高耐压化。在示于图57的DMOS或者示于图59的IGBT中也是一样，为要高耐压比，把n-漂移区22的距离Ld增大则可以高耐压化，但却不能得到低通导电阻。为了改善高耐压化与低通导电阻化这种矛盾的关系人们进行过的p+集电极层29的前面上形成示于图61的那种n+缓冲层229的尝试。即把n-漂移层22的厚度作得尽可能的薄，并用n+缓冲层229来防止在p+集电极层29和p基极层23之间加上高电压时的穿通。但是n+缓冲层229的厚度和杂质密度的设计是不容易的。特别是在批量生产现场，常常发生得不到理论设计时的那样的耐压、结果不得不变更n+缓冲层的设计或者半导体基板的厚度的事态。特别是为了低通导电阻化，需要把n-漂移层22作得薄到100μm-50μm以下，要实现这样薄的层就必须用外延生长来形成n-漂移层22。而且在这种情况下，n+缓冲层229也要用外延生长来形成，而外延生长技术本身也要求是高级的。这是因为存在着来自n+缓冲层229的自动掺杂和外扩散的问题的缘故。而且即便是在这种情况下，在因设计规格的变化而形成有了耐压的变更的情况下，或者倘得不到设计那样的耐压，就必须变更外延生长的条件等的工艺设计或外延生长装置本身，使生产性变得极其之坏。虽然可以在n-基板22的背面用扩散来形成n+缓冲层229和p+集电极层29，但在低通导电阻的产品中，由于不得不把n-基板22的厚度作成约50μm，故是不现实的。把n-基板22的厚度t作成100μm以下，这在机械强度中是困难的。因为通常作为标准品没有任何一个半导体大片供应厂家也不会提供这么薄的半导体基板。不管怎么作，在现有技术中为了高耐压化和低通导电阻化的设计是极其困难。鉴于以上的各个问题，本专利技术的目的是试图提供一种易于高耐压化、大电流化，而且通导电阻低的电力装置和单片电力IC。特别是在电力装置中，单位面积的通导电阻的低值化是重要的，但本专利技术却想提共一种新颖的半导体装置，特别是绝缘栅式半导体装置等的电压驱动型的半导体装置。在这种装置中可以用小的芯片面积降低通导电阻。为此，本专利技术依据与现有技术完全不同的设计原理设计了半导体装置。即，现有的半导体装置可以粗分为示于图56，图57和图59的那样的横向式的半导体装置和示于图60，图61的那种纵向式的半导体装置。所谓横向式，指的是如图56，图57和图59所示，在半导体基板的主表面上主电流平行地流动，其主电流局部存在于半导体主表面近旁的表面区域内，并与半导体主表面平行地分布的半导体装置。其中的所谓主电流，指的是在第1主电极区域(源极区域，发射极区域或者阴极区域)和第2主电极区域(漏极区域，集电极区域或阳极区域)之间流动的电流，是用加到控制电极(栅极电极或者基极电极)上的控制电压或者经由控制电极而流动的控制电流进行控制的电流。在横向式中，主电流分布在栅极宽度W的方向上。即主电流局部存在并分布在与主电流垂直的方向上且与主表面为平行方向的薄的表面层上。另一方面，所谓纵向型，是如图60和图61所示那样，主电流虽然在与主表面垂直的方向上流动。但主电流的分布方向即栅极W的方向却是与主面平行的方本文档来自技高网...

【技术保护点】
一种半导体装置，它是绝缘栅型半导体装置至少具备： 至少具有一个主表面的基板， 具有在该基板的上部或者在表面的至少一部分上形成、且与该主表面实质上平行的主表面的第１半导体区， 在该第１半导体区的一部分上形成的将成为第１主电极区的第２半导体区， 在该第１半导体区的一部分上形成、且与该第２半导体区分开形成的将成为第２主电极区的第３半导体区， 在该第２和第３半导体区之间的该第１半导体区的一部分上形成、并对该主表面实质上具有垂直的侧壁且从第１半导体区的表面向内部形成的栅极凹沟， 在该栅极凹沟的该侧壁部分上形成的栅极绝缘膜， 在该栅极绝缘膜的表面上形成为使得把该栅极凹沟的至少一部分埋填的栅极埋入电极， 其特征是，在该第１和第２主电极之间流动的主电流之中，该栅极埋入电极的最近傍的、用该栅极埋入电极进行控制的成分的方向是与该表面实质上平行的，且该主电流的分布方向是垂直该主表面的方向。

【技术特征摘要】
JP 1995-3-30 073354/951.一种半导体装置，它是绝缘栅型半导体装置至少具备至少具有一个主表面的基板，具有在该基板的上部或者在表面的至少一部分上形成、且与该主表面实质上平行的主表面的第1半导体区，在该第1半导体区的一部分上形成的将成为第1主电极区的第2半导体区，在该第1半导体区的一部分上形成、且与该第2半导体区分开形成的将成为第2主电极区的第3半导体区，在该第2和第3半导体区之间的该第1半导体区的一部分上形成、并对该主表面实质上具有垂直的侧壁且从第1半导体区的表面向内部形成的栅极凹沟，在该栅极凹沟的该侧壁部分上形成的栅极绝缘膜，在该栅极绝缘膜的表面上形成为使得把该栅极凹沟的至少一部分埋填的栅极埋入电极，其特征是，在该第1和第2主电极之间流动的主电流之中，该栅极埋入电极的最近傍的、用该栅极埋入电极进行控制的成分的方向是与该表面实质上平行的，且该主电流的分布方向是垂直该主表面的方向。2.权利要求1所述的半导体装置，其特征是在上述第1半导体区的底部与该基板的主表面之间还具备底表面绝缘膜。3.权利要求1所述的半导体装置，其特征是上述基板是具备有SOI绝缘膜和在其上边形成的半导体层的SOI基板，上述第1半导体区在该SOI绝缘膜上底部相连接地形成。4.权利要求3所述的半导体装置，其特征是在上述第1半导体区的周边上还具备有被形成为达到上述SOI绝缘膜的器件隔离区。5.权利要求4所述的半导体装置，其特征是上述器件隔离区是绝缘隔离区。6.权利要求4所述的半导体装置，其特征是上述器件隔离区是pn结隔离区。7.权利要求4所述的半导体装置，其特征是上述器件隔离区实质上是有垂直侧壁的U沟隔离区。8.权利要求1所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述基板是与该第1导电类型不同的第2导电类型的半导体基板。9.权利要求8所述的半导体装置，其特征是在上述第1半导体区的周边，还具有深度达到上述第1半导体区底面的器件隔离区。10.权利要求9所述的半导体装置，其特征是上述器件隔离区是绝缘隔离区。11.权利要求9所述的半导体装置，其特征是上述器件隔离区是pn结隔离区。12.权利要求9所述的半导体装置，其特征是上述器件隔离区实质上是有垂直侧壁的U沟隔离区。13.权利要求3所述的半导体装置，其特征是上述栅极凹沟达到了上述SOI绝缘膜上。14.权利要求8所述的半导体装置，其特征是上述栅极凹沟贯通上述第1半导体区达到了上述半导体基板上。15.权利要求13所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2、第3半导体区是杂质密度比上述第1半导体区高的第1导电类型的半导体区。16.权利要求13所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2、第3半导体区是与上述第1导电类型不同的第2导电类型的半导体区。17.权利要求13所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2半导体区是杂质密度比上述第1导电类型的半导体区高的第1导电类型的半导体区，上述第3半导体区是与上述第1导电类型不同的第2导电类型的半导体区。18.权利要求15所述的半导体装置，其特征是在上述第2和第3半导体区之间还具有被形成为一直达到上述SOI绝缘膜的第2导电类型的第4半导体区。19.权利要求15所述的半导体装置，其特征是具有被形成为包含上述第2半导体区的第2导电类型的第4半导体区。20.权利要求17所述的半导体装置，其特征是在上述第2和第3半导体区之间还具备被形成为一直达到上述SOI绝缘膜的第2导电类型的第4半导体区。21.权利要求17所述的半导体装置，其特征是具有被形成为把上述第2半导体区包含起来的第2导电类型的第4半导体区。22.权利要求20所述的半导体装置，其特征是在上述第4和第3半导体区之间还具备第1导电类型的第5半导体区。23.权利要求21所述的半导体装置，其特征是在上述第4和第3半导体区之间还具有第1导电类型的第5半导体区。24.权利要求15所述的半导体装置，其特征是在上述第2和第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。25.权利要求16所述的半导体装置，其特征是在上述第2，第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。26.权利要求17所述的半导体装置，其特征是在上述第2，第3半导体区被形成为从上述第1半导体区的表面一直到达到上述SOI绝缘膜。27.权利要求18所述的半导体装置，其特征是在上述第2，第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。28.权利要求19所述的半导体装置，其特征是在上述第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。29.权利要求20所述的半导体装置，其特征是在上述第2，第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。30.权利要求21所述的半导体装置，其特征是在上述第3半导体区被形成为从上述第1半导体区的表面一直达到上述SOI绝缘膜。31.权利要求18所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。32.权利要求19所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。33.权利要求20所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。34.权利要求21所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。35.权利要求22所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。36.权利要求23所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。37.权利要求3所述的半导体装置，其特征是再形成第4半导体区以把上述第2半导体区包含起来。上述栅极凹沟被形成为与上述第4半导体区接近、上述栅极埋入电极应控制在上述第4半导体区流动的电流并形成于上述第4半导体区的近傍。38.权利要求37所述的半导体装置，其特征是上述栅极凹沟被形成为比上述第4半导体区深。39.权利要求14所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2，第3半导体区是杂质密度比上述第1半导体区高的第1导电类型的半导体区。40.权利要求14所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2，第3半导体区是与上述第1导电类型不同的第2导电类型的半导体区。41.权利要求14所述的半导体装置，其特征是上述第1半导体区是第1导电类型的半导体区，上述第2半导体区是杂质密度比上述第1半导电类型的半导体区高的第1导电类型的半导体区，上述第3半导体区是与上述第1导电类型不同的第2导电类型的半导体区。42.权利要求39所述的半导体装置，其特征是在上述第2和第3半导之间还具备有被形成为直到达到上述半导体基板的第2导电类型的第4半导体区。43.权利要求39所述的半导体装置，其特征是还形成了第2导电类型的第4半导体区，使把上述第2半导体区包含在里边。44.权利要求41所述的半导体装置，其特征是在上述第2和第3半导之间还形成了直到达到上述半导体基板的第2导电类型的第4半导体区。45.权利要求41所述的半导体装置，特征是还形成了第2导电类型的第4半导体区，使得把上述第2半导体区包含在里边。46.权利要求44所述的半导体装置，其特征是在上述第4和第3半导之间还形成了第1导电类型的第5半导体区。47.权利要求45所述的半导体装置，其特征是在上述第4和第3半导之间还形成了第1导电类型的第5半导体区。48.权利要求42所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。49.权利要求43所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。50.权利要求44所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。51.权利要求45所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。52.权利要求46所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。53.权利要求47所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。54.权利要求8所述的半导体装置，其特征是再形成第4半导体区接连，使之把上述第2半导体区包含在里边，上述栅极凹沟被形成为与上述第4半导体区接连，上述栅极埋入电极应控制在上述第4半导体区流动的电流并被形成于上述第4半导体区的近傍。55.权利要求54所述的半导体装置，其特征是上述栅极凹沟被形成得比上述第4半导体区深。56.权利要求4所述的半导体装置，其特征是在上述第1半导体区的中央部分近傍形成1个上述栅极凹沟，上述栅极凹沟与上述器件隔离区的间隔Ss和上述第1半导体区的密度被选定为使得在加到上述栅极埋入电极上的规定的栅极偏压下，用从上述栅极绝缘延伸的耗尽层把上述第1半导体区夹断。57.权利要求56所述的半导体装置，其特征是用上述第1，第2，第3半导体区、栅极凹沟、栅极绝缘膜和栅极埋入电极构成单元电路，并在上述基板上配置多个单元电路。58.权利要求57所述的半导体装置，其特征是上述单元电路是同一尺寸的单元电路，各单元电路的第2，第3半导体区和栅极埋入电极分别与其它单元电路的第2，第3半导体区和栅极埋入电极电连。59.权利要求9所述的半导体装置，其特征是在上述第1半导体区的中央部分附近形成1个上述栅极凹沟、上述栅极凹沟与上述器件隔离区的间隔Ss和上述第1半导体区的杂质密度被选择为使得借助于加到上述栅埋入电极上的规定的栅极偏压，用从上述栅极绝缘膜伸展出来的耗尽层把上述第1半导体区夹断。60.权利要求59所述的半导体装置，其特征是用上述第1，第2，第3半导体区、栅极凹沟、栅极绝缘膜和栅极埋入电极构成单元电路，并在上述基板上配置多个该单元电路。61.权利要求60所述的半导体装置，其特征是上述单元电路是同一尺寸的单元电路，各单元电路的第2，第3半导体区和栅极埋入电极分别与其它单元电路的第2，第3半导体区和栅极埋入电极电连。62.权利要求4所述的半导体装置，其特征是在上述第1半导体区中形成多个上述栅极凹沟，该多个栅极凹沟彼此的间隔S和上述第1半导体区的杂质密度被选择为使得借助于加到上述栅极埋入电极规定的栅极偏压，用从上述栅极绝缘膜相互面对面地伸展出来的耗尽层把上述第1半导体区夹断。63.权利要求9所述的半导体装置，其特征是用上述第1，第2，第3半导体区，栅极凹沟、栅极绝缘膜和栅极埋入电极构成单元电路，并在上述基板上配置多个该单元电路。64.权利要求62所述的半导体装置，其特征是在上述多个栅极凹沟之中，离上述器件隔离区最近的栅极凹沟与上述器件隔离区的间隔Ss小于上述间隔S的1/2。65.权利要求63所述的半导体装置，其特征是在上述多个栅极凹沟之中，离上述器件隔离区最近的栅极凹沟与上述器件隔离区之间的间隔Ss小于上述间隔S的1/2。66.权利要求64所述的半导体装置，其特征是在上述离器件隔离区最近的栅极凹沟与上述器件隔离区接触，上述Ss＝O。67.权利要求65所述的半导体装置，其特征是在上述离器件隔离区最近的栅极凹沟与上述器件隔离区接触，上述Ss＝O。68.权利要求62所述的半导体装置，其特征是上述栅极凹沟被形成为3个以上且间隔S相等。69.权利要求63所述的半导体装置，其特征是上述栅极凹沟被形成为3个以上且间隔S相等。70.权利要求4所述的半导体装置，其特征是上述栅极凹沟应具有第1栅极间隔S1和第2栅极间隔S2，且在上述第1半导体区中形成多个，该第1栅极间隔S1和上述第1半导体区的杂质密度被选定为在加到上述栅极埋入电极上的规定的栅极偏压条件下，用从上述栅极绝缘膜相互面对面伸展的耗尽层把上述第1半导体区夹断，而且S2大于S1。71.权利要求9所述的半导体装置，其特征是上述栅极凹沟应具有第1栅极间隔S1和第2栅极间隔S2，且在上述第1半导体区中形成多个，该第1栅极间隔S1和上述第1半导体区的杂质密度被选定了，借助于加到上述栅极埋入电极上的规定的栅极偏压，用从上述栅极绝缘膜相互面对面伸展的耗尽层把上述第1半导体区夹断，而且S2大于S1。72.权利要求62所述的半导体装置，其特征是上述间隔S被选定为用栅极零偏压使其夹断。73.权利要求62所述的半导体装置，其特征是上述器件隔离区是由与上述第1半导体区相反的导电类型的半导体区构成的pn结隔离区、上述多个栅极凹沟之中的离该pn结隔离区最近的栅极凹沟与该pn结隔离区之间，在栅极零偏压条件下夹断。74.权利要求63所述的半导体装置，其特征是上述器件隔离区是由与上述第1半导体区相反的导电类型的半导体区构成的pn结隔离区、在上述多个栅极凹沟之中的离该pn结隔离区最近的栅极凹沟与该pn结隔离区之间，在栅极零偏压条件下夹断。75.权利要求4所述的半导体装置，其特征是上述第2和第3半导体区的至少一方被形成为与上述器件隔离区接连。76.权利要求9所述的半导体装置，其特征是上述第2和第3半导体区与上述器件隔离区被形成为分开一个间隔。77.权利要求75所述的半导体装置，其特征是与上述器件间隔区接连的上述第2及第3半导体区的至少一方被形成从上述第1半导体区的表面直到达到上述SOI绝缘膜。78.权利要求77所述的半导体装置，其特征是，被形成为直到达到上述SOI绝缘的半导体区，是由用于形成上述器件隔离区的凹沟的侧壁进行横向扩散的办法，在上述第1半导体区中形成的半导体区。79.权利要求13所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第2半导体区接连。80.权利要求14所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第2半导体区接连。81.权利要求13所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第2和第3半导体区双方都接连。82.权利要求14所述的半导体装置，其特征是上述栅极凹沟被形成为与上述第2和第3半导体区双方都接连。83.权利要求13所述的半导体装置，其特征是上述栅极凹沟被配置为偏向上述第2半导体区近傍。84.权利要求14所述的半导体装置，其特征是上述栅极凹沟被配置为偏向上述第2半导体区近傍。85.权利要求13所述的半导体装置，其特征是上述栅极凹沟在上述第1半导体区中被以交错网格状地配置多个。86.权利要求14所述的半导体装置，其特征是上述栅极凹沟在上述第1半导体区中被以交错网格状地配置多个。87.权利要求13所述的半导体装置，其特征是上述栅极埋入电极把上述栅极凹沟完全埋平。88.权利要求14所述的半导体装置，其特征是上述栅极埋入电极把上述栅极凹沟完全埋平。89.权利要求13所述的半导体装置，其特征是上述栅极埋入电极配置在上述栅极凹沟的内部并被分割成多个。90.权利要求14所述的半导体装置，其特征是上述栅极埋入电极配置在上述栅极凹沟的内部并被分割成多个。91.权利要求89所述的半导体装置，其特征是在上述多个栅极埋入电极之间的上述栅极凹沟的内部还具备埋入绝缘物。92.权利要求90所述的半导体装置，其特征是在上述多个栅极埋入电极之间的上述栅极凹沟的内部还具备埋入绝缘物。93.权利要求91所述的半导体装置，其特征是上述多个栅极埋入电极之间再连接上栅极电阻。94.权利要求92所述的半导体装置，其特征是上述多个栅极埋入电极之间再连接上栅极电阻。95.权利要求85所述的半导体装置，其特征是具备有把上述多个栅极凹沟的内部的多个栅极埋入电极相互连接起来的栅极电阻。96.权利要求86所述的半导体装置，其特征是具备有把上述多个栅极凹沟的内部的各个栅极埋入电极相互连接起来的栅极电阻。97.权利要求19所述的半导体装置，其特征是在上述第1半导体区的周围还形成了由V沟构成的器件隔离区。98.权利要求21所述的半导体装置，其特征是在上述第1半导体区的周围还形成了由V沟构成的器件隔离区。99.权利要求23所述的半导体装置，其特征是在上述第1半导体区的周围还形成了由V沟构成的器件隔离区。100.权利要求43所述的半导体装置，其特征是在上述第1半导体区的周围还形成了由V沟构成的器...

【专利技术属性】
技术研发人员：远藤幸一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]