中心焊点芯片的叠层球栅极阵列封装件及其制造方法技术

一种中心焊点芯片的叠层球栅极阵列封装件及其制造方法。多个半导体芯片的芯片有效面彼此面对地各自粘着在上下部电路基板，多个芯片焊点用金属导线各自导电连接在上下部电路基板上，在上下部电路基板彼此结合的同时用形成在其间的凸块而进行导电连接，上部电路基板含于封装模内，下部电路基板其两侧端部分在封装模的下部侧露出。下部电路基板由具柔软性的绝缘薄膜构成，在下部电路基板的露出的两侧端部分形成锡球。在下部电路基板的两侧端部分结合有印刷电路基板，而在其下部面可形成多个锡球，下部电路基板形成导线架。该封装件可在单一封装件内将记忆容量增大为２倍以上，具有微细球栅极阵列封装件及中心焊点型半导体芯片的全部优点。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体封装件，更具体地说，涉及将两个以上的中心焊点型半导体芯片予以叠层而实现微细球栅极阵列(fine ball grid array；FBGA)形态的叠层封装件的。
技术介绍
在半导体产业中对集成电路芯片的封装(packaging)技术，为满足小型化的要求及封装可靠性而持续地发展着。同时，因电子制品的高性能化的推进，为在尺寸大小受限制的基板上封装更多的半导体而持续地努力着。作为此努力的一环提出有所谓的″叠层封装(stack package)″。叠层封装为将相同大小及相同功能的记忆芯片予以叠层使记忆容量增大，或将大小及机能彼此不同的各种类型的半导体芯片组装成一个封装件，以使制品性能及效率达到最大化。叠层封装件因适用的制品，制造厂家等因素使得种类非常多样化。现有技术的叠层封装件的一例如图1所示。图1表示叠层封装件10将单个封装件11、12予以叠层的封装叠层式，为TSOP(薄小外形封装)(thin small outline package)类型。在图1的叠层封装件10中，各自的单个封装件11、12为内藏有一个一个半导体芯片13使用LOC(lead-on-chip)(在芯本文档来自技高网...

【技术保护点】
一种中心焊点芯片的叠层球栅极阵列封装件，叠层包括有沿各自芯片有效面中央所形成的多芯片焊点的两个中心焊点型半导体芯片，以实现微细球栅极阵列封装件，其特征在于：所述多个半导体芯片所述芯片有效面以彼此相互面对地各自粘着在上下部电路基板，所述多 个芯片焊点用金属导线各自导电连接在所述上下部电路基板，所述上下部电路基板彼此相互结合，且用其间所形成的凸块而导电连接，所述上部电路基板在封装模内，所述下部电路基板其两侧端部分是在所述封装模的下部侧露出。

【技术特征摘要】
KR 2002-5-3 24325/021.一种中心焊点芯片的叠层球栅极阵列封装件，叠层包括有沿各自芯片有效面中央所形成的多芯片焊点的两个中心焊点型半导体芯片，以实现微细球栅极阵列封装件，其特征在于所述多个半导体芯片所述芯片有效面以彼此相互面对地各自粘着在上下部电路基板，所述多个芯片焊点用金属导线各自导电连接在所述上下部电路基板，所述上下部电路基板彼此相互结合，且用其间所形成的凸块而导电连接，所述上部电路基板在封装模内，所述下部电路基板其两侧端部分是在所述封装模的下部侧露出。2.如权利要求1所述的中心焊点芯片的叠层球栅极阵列封装件，其中，所述下部电路基板由具柔软性的绝缘薄膜构成。3.如权利要求2所述的中心焊点芯片的叠层球栅极阵列封装件，其中，在所述下部电路基板的露出的两侧端部分形成有多个锡球。4.如权利要求2所述的中心焊点芯片的叠层球栅极阵列封装件，其中，所述下部电路基板的两侧端部分与印刷电路基板结合。5.如权利要求4所述的中心焊点芯片的叠层球栅极阵列封装件，其中，在所述印刷电路基板的下部面上形成有多个锡球。6.如权利要求2所述的中心焊点芯片的叠层球栅极阵列封装件，其中，所述下部电路基板形成导线架。7.一种中心焊点芯片的叠层球栅极阵列封装件的制造方法，该方法叠层包括有沿各自芯片有效面中央所形成的芯片焊点的两个中心焊点型半导体芯片而制造微细球栅极阵列封装件，其特征在于，具有以所述芯片有效面彼此相互面对方式将所述多个半导体芯片各自粘着在上下部电路基板的步骤；用金属导线将所述多个芯片焊点各自导电连接在所述上下部电路基板的步骤；用凸块以可导电方式将所述上下部电路基板彼此结合的步骤；以所述上...

【专利技术属性】
技术研发人员：白亨吉，文起一，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]