存储器及其制造方法、使用方法和半导体器件及制造方法技术

一种存储器装置，包括： 外围电路部分，用第一最小工艺尺寸形成； 存储器部分，叠置在所述的外围电路部分上，具有用小于所述第一最小工艺尺寸的第二最小工艺尺寸形成的多个存储单元；和 接点部分，连接所述的外围电路部分和所述的存储器部分，其中， 所述的存储器部分以比所述第二工艺尺寸低的对准精度与所述的外围电路部分叠置。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及存储器及其制造方法和使用方法，和半导体器件及其制造方法，特别涉及通过以低对准精度叠置多个存储单元的精细图形而形成的存储器及其制造方法和使用方法，和通过以低对准精度叠置多个精细图形而形成的半导体器件及其制造方法。
技术介绍
就存储器而言，已经开发和生产出掩模型只读存储器(ROM)，可编程只读存储器(PROM)，静态随机存取存储器(SRAM)，动态随机存取存储器(DRAM)，闪速存储器，铁电随机存取存储器(FeRAM)，磁随机存取存储器(MRAM)，相位变化存储器，和许多其他固态存储器。几乎上述的所有类型的固态器件都是用称作“光刻”的微处理技术制造的，有用金属氧化物半导体场效应晶体管的存储单元结构(MOS场效应晶体管，以下简称为“MOS”晶体管)。上述的所有类型的存储器中，正在开发一种微处理技术，用于进一步减小光刻中的最小工艺线宽，以获得更高的记录密度和降低价格。与此同时，正在开发为这种微处理技术而设计的MOS晶体管，有与其兼容的存储单元结构、单元记录材料等等。就微处理而言，边缘切割工艺中当前用于批量制造的工艺所包括的最小工艺线宽F(设计规则或节点)是0.13μm。由此可以期望下一代的最小工艺线宽可以减小到0.1μm，在以后的年代最小工艺线宽还可以减小到0.07μm，0.05μm，和0.035μm。如果按这种方式减小最小工艺线宽，将会减小存储单元的尺寸，因而，能提高记录密度和制成容量更大的存储器。当前使用的光刻中，称作“深紫外线”的波长范围的光源，即，波长为248nm的KrF激光器，用作曝光光源。边缘切割工艺中，用波长为193nm的ArF激光器。用这些激光器的微处理线宽可以达到0.10μm。而且，在未来的年代，有可能用波长为13nm的远紫外线(EUV)光刻和电子投射光刻(EPL)。但是，用上述光源的光刻类型都比用光源，电子束源，透镜系统，掩模等等的常规光刻的费用昂贵。而且，由于必须提高掩模覆盖精度，即对准精度，所以，对机械系统的精度要求极高。尽管微处理线宽变得更小，并提高了存储器的记录密度，但是，投资成本增大、产出率降低所造成的制造成本增加是个大问题。最小工艺线宽的对准精度例如是30％。如果最小工艺线宽是0.05μm，那么，精度必须是0.015μm。现有的低能电子投射光刻法(LEEPL)可以用作比上述的EUV和EPL费用低的微处理方法。“LEEPL”方法是这样一种方法，它用有相同的放大倍率和相同形状作为处理形状的开口的薄掩模，低能电子穿过开口撞击覆盖处理材料表面的光刻胶(resist)并使其曝光。另一方面，与上述方法不同的费用低廉的微处理方法，例如，有Y.Xia和G.M.Whitesides，“Soft Lithography”，Angew.Chem.Int.Ed.37(1998)，pp.550-575所公开的称作“软光刻”的方法。软光刻中，微处理方法的具体实施方式是，使其表面上预先形成有精细的凹-凸(relief)图形的弹性体与要微型构图的衬底表面上的光刻胶接触，将弹性体的凹-凸图形转移到衬底上的光刻胶上，随后进行腐蚀或其他处理，在衬底上形成图形。上述的弹性体用塑料、薄的无机材料等构成。由于用软材料，所以，上述的光刻方法叫做“软光刻”。而且，W.Hinsberg，F.A.Houle，J.Hoffnagle，M.Sanchez，G.Wallraff，M.Morrison，和S.Frank，“Deep-ultraviolet interferometric lithographyas a tool for assessment of chemically amplified photoresistperformance”，J.Vac.Sci.Technol.B，16，pg.3689(1998)公开了费用低廉的叫做“干扰曝光”的光刻方法。干扰曝光中，用光束分离器把相位对准的激光束在空间上分离为两个，两束分离的激光束撞击衬底表面上的光刻胶，从不同的方向构图，两束激光束在光刻胶表面上相互干扰，在光刻胶表面上形成有精细周期的线图形。而且，已知的容易减小微处理线宽的方法不仅用光刻法，用常规的称做“分档器”或“扫描器”的缩小投射曝光系统，也可以用掩模与要构图的衬底表面上的光刻胶直接接触的所谓接触曝光方法。这种情况下，可用紫外线光(UV)或电子束做光源。而且，除了上述的微处理方法之外，正在开发在单个存储单元中的多值存储或多位存储的方法，作为能提高记录密度和降低成本的方法。例如，闪速存储器中，通过在MOS晶体管的栅氧化膜正上方的浮置栅中存储电荷来记录数据。这里，为了提高记录密度，已知的提高记录密度的方法是，存储的电荷不设置成常规的两个电平而是设置成例如4个电平，以在单个存储单元中存储2位的多值存储来提高存储密度。在称做“MONOS”的存储器中，通过在MOS晶体管的栅氧化膜正上方设置氮化硅膜来记录数据，并在它的缺陷(defect)能级存储电荷。这里，提高有效记录密度的现有方法是，用所谓的多位存储，在MOS晶体管的源区附近的部分氮化硅膜中存储用于存储电荷的位，和在漏区附近的部分氮化硅膜中存储用于存储电荷的位。在上述的闪速存储器中或MONOS或其他电荷存储类存储器中，除微处理外，用多值或多位存储方法可以提高存储密度，但是，存储在用绝缘层隔离的部分中的电荷随着时间的消逝电荷因泄漏而减少，因此，电荷保留的可靠性成问题。在未来，很难避免随着微处理的推进而使存储的电荷减少。作为有助于提高记录密度和降低费用的方法，正在开发多个单元层叠置的方法。在闪速存储器中或MONOS或其他电荷存储类存储器中，MOS晶体管的栅阈值电压中的电压根据电荷存储的改变用于再现，所以，要求MOS晶体管用于存储单元。MOS晶体管要求在硅衬底上形成用于形成沟道部分的硅单晶和在栅极部分的高级薄绝缘膜。因此，很难叠置有相同性能的MOS晶体管。因此，用MOS晶体管作单元的存储器中，很难叠置多个存储器单元来制造所谓的多层存储器或三维存储器。另一方面，作为多层存储器或三维存储器，美国专利U.S.No.6034882中公开了一种用存储单元的PROM，用在按两个方向延伸的两个互连的图形的交叉位置设置非熔化的记录材料和与其串联连接的多个二极管，例如，pn结二极管，金属绝缘体金属(MIM)二极管，和肖特基二极管，构成该存储单元。上述的PROM中，在衬底上按垂直于衬底的方向交替叠置多个互连(interconnect)和多个单元，构成多层存储器或三维存储器。这种情况下，由于MOS晶体管用于单元，因此比较容易叠置多个单元，但是要使多个二极管保持在阈值电压以下的电压和进一步使二极管保持相同的低变化以达到一致的特性将成问题。例如，在硅pn结二极管中，阈值电压是0.6v，所以，随着以后微处理的连续产生，将会出现二极管的阈值电压变的高于MOS晶体管的工作电压或与其相同，该MOS晶体管用于外围电路或器件的电源电压。而且，对MIM二极管而言，用电子通过绝缘膜的电子燧道现象，即，所谓的“燧道效应”，使需要低驱动电压的膜厚变成几个纳米的极薄膜厚。必须以极高的精度控制膜厚。这在实施中有问题。而且，肖特基二极管用金属与半导体表面之间的界面(interface)现象。必须控制界面状本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，包括外围电路部分，用第一最小工艺尺寸形成；存储器部分，叠置在所述的外围电路部分上，具有用小于所述第一最小工艺尺寸的第二最小工艺尺寸形成的多个存储单元；和接点部分，连接所述的外围电路部分和所述的存储器部分，其中，所述的存储器部分以比所述第二工艺尺寸低的对准精度与所述的外围电路部分叠置。2.按权利要求1的存储器装置，其中所述的存储器部分有按第一方向延伸的多个第一互连和按与所述的第一方向不同的第二方向延伸的多个第二互连，第一互连与第二互连的交叉区域对应单个的存储单元。3.按权利要求2的存储器装置，其中第一互连与第二互连的交叉区域中，形成连接到所述第一互连与第二互连的2-端器件，每个2-端器件对应单个的存储单元。4.按权利要求1的存储器装置，其中所述的外围电路部分包括判断所述存储器部分和互连之间的连接状态的电路。5.按权利要求2的存储器装置，其中，所述的接点部分中，连接到所述的外围电路部分的多个第一接点和连接到所述存储器部分的多个第二接点连接，所述第一接点的数量大于所述第二接点的数量，每个第二接点连接到至少一个第一接点，每个所述的第一接点最多连接到一个第二接点，和一个第二接点连接到多个所述的第一互连和多个所述的第二互连中的任何一个。6.按权利要求5的存储器装置，其中，所述多个第一接点是矩形，按一维或二维配置方向周期性的重复配置；所述多个第二接点是矩形，按与所述第一接点配置方向相同的配置方向周期性的重复配置；和在第一接点和第二接点的配置方向，第一接点的长度L1，和第一接点之间的间隔S1，和第二接点的长度L2，和第二接点之间的间隔S2之间的关系符合下列不等式(1)和(2)L1＜S2 (1)S1＜L2 (2)7.按权利要求5的存储器装置，其中，所述的多个第二接点是直线形，按第二接点的配置方向周期性的重复配置；所述的多个第一接点是矩形，按垂直所述第二接点的配置方向的配置方向周期性地重复配置，并按所述第二接点的配置方向按逐渐增大的预定间距移位；与第二接点配置方向相关的，按垂直所述第二接点的配置方向的配置方向形成的两个相邻第一接点之间的间隔S3，和与第二接点配置方向相关的所述第一接点的长度L3，和第二接点的长度L4，和所述第二接点之间的间距S4之间的关系符合下列不等式(3)和(4)L3＜S4 (3)S3＜L4 (4)8.按权利要求7的存储器装置，其中，所述第二接点由所述多个第一互连和述多个第二互连延伸形成。9.一种存储器装置的制造方法，包括下列步骤在半导体衬底上用第一最小工艺尺寸形成外围电路部分的步骤；形成连接到外围电路部分的多个第一接点的步骤；用比所述第一工艺尺寸小的第二工艺尺寸形成叠置在所述外围电路部分上的存储器部分的步骤，存储器部分与外围电路部分的叠置对准精度比第二最小工艺尺寸低；和形成连接到所述第一接点并连接到所述存储器部分的多个第二接点的步骤。10.按权利要求9的存储器装置的制造方法，其中形成所述存储器部分的步骤包括形成按第一方向延伸的多个第一互连的步骤，至少在对应单个存储单元的区域中，构成要连接到所述第一互连的存储单元的器件的形成步骤，和形成按与所述第一方向不同的方向延伸的、要连接到所述器件的多个第二互连，和在形成所述第一互连的步骤中，形成所述第一互连和一个第二接点的连接，和形成所述第二互连的步骤中，形成所述第二互连和一个第二接点的连接。11.按权利要求10的存储器装置的制造方法，还包括形成作为构成所述存储单元的器件的2-端器件。12.按权利要求9的存储器装置的制造方法，其中，形成所述外围电路部分的步骤包括形成判断所述存储器部分和互连之间的连接状态的电路。13.按权利要求9的存储器装置的制造方法，其中形成其数量大于所述第二接点数量的第一接点，和每个第二接点至少连接到一个第一接点，和每个第一接点最多连接到一个第二接点。14.一种存储器装置的使用方法，该存储器宝库用第一最小工艺尺寸形成的外围电路部分，具有用比所述的第一最小工艺尺寸小的第二最小工艺尺寸形成的多个存储单元的存储器部分，和连接所述外围电路部分和所述存储器部分的接点部分，所述存储器部分与所述外围电路部分的叠置对准精度比第二最小工艺尺寸低，连接到所述外围电路部分的多...

【专利技术属性】
技术研发人员：荒谷胜久，石田实，河内山彰，
申请(专利权)人：索尼公司，
类型：发明
国别省市：