半导体集成电路制造技术

一种半导体集成电路，包括： 串行／并行转换电路，其把与时钟信号一同输入的串行数据转换为并行数据； 存储器，其存储被所述串行／并行转换电路转换后的并行数据；以及 写入脉冲发生电路，其发生写入脉冲，所述写入脉冲用于通过计数时钟信号，设定所述存储器内的写入时间。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种把串行数据转换成并行数据后进行存储的半导体集成电路，尤其涉及一种内置RAM(随机存取存储器)、驱动LCD(液晶显示装置)的LCD驱动器等的半导体集成电路。如图4所示，LCD驱动器100包括移位寄存器109，其将与时钟信号CLK一同输入的串行数据(DATA)转换为并行数据；闩锁电路110，其锁存并行数据；以及RAM111，其存储被锁存的数据。另外，LCD驱动器100还包括计数器101，其计数时钟信号CLK，每计数9个数后通过输出端子Q9输出脉冲；触发器FF1，其与通过计数器101输出的脉冲信号S1同步，输出脉冲信号S2；延迟电路102，其延迟脉冲信号S2，输出脉冲信号S3；触发器FF2，其与脉冲信号S3同步，输出脉冲信号S4；延迟电路103，其延迟脉冲信号S4，输出脉冲信号S5；缓冲电路104；两个NOR电路105和106；两个转换器107和108；以及指令发生电路112，控制RAM111的写入/读出。图5表示的是图4所示的LCD驱动器的各个部分的动作。解除了复位状态，反转复位信号(RESET信号)变为高电平后，如图5所示，与时钟信号CLK同步，1位的数据/指令识别码D/C以及8位的数据D7～D0依次输入至移位寄存器109，在移位寄存器109内的触发器中保持有共计9位的信号。在此之间，计数器101计数时钟信号CLK中包含的9个脉冲，由输出端子Q9输出脉冲信号S1。触发器FF1在与脉冲信号S1的脉冲上升沿同步后，将脉冲信号S2升至高电平。延迟电路102仅按特定的时间延迟脉冲信号S2，输出脉冲信号S3。脉冲信号S3通过NOR电路105被反转。在这里，由于反转的脉冲信号S3被输入至触发器FF1的复位端子R中，触发器FF1复位，脉冲信号S2返回至低电平。其结果，触发器FF1可输出脉冲信号S2，包含与延迟电路102的延迟时间相同宽度的脉冲。脉冲信号S3的脉冲宽度也与脉冲信号S2的脉冲宽度相同。闩锁电路110在与脉冲信号S3的脉冲下降沿同步后，锁存作为并行数据的、从移位寄存器109处输出的1位数据/指令识别码D/C以及8位的数据D7～D0。由于通过延迟电路102延迟脉冲信号S2而生成脉冲信号S3，所以确认由移位寄存器109输出信号后，这些信号被闩锁电路110锁存。触发器FF2在与脉冲信号S3的脉冲上升沿同步后，将脉冲信号S4升至高电平。延迟电路103仅按特定的时间延迟脉冲信号S4，输出脉冲信号S5。脉冲信号S5被NOR电路106反转。在这里，由于反转的脉冲信号S5被输入至触发器FF2的复位端子R中，触发器FF2复位，脉冲信号S4返回至低电平。其结果，触发器FF2可输出脉冲信号S4，包含与延迟电路103的延迟时间相同宽度的脉冲。脉冲信号S5的脉冲宽度也与脉冲信号S4的脉冲宽度相同。在通过缓冲电路104输入脉冲信号S5的同时，RAM111通过闩锁电路110输入数据D7～D0。另外，指令发生电路112在由缓冲电路104输入脉冲信号S5的同时，由闩锁电路110输入数据/指令识别码D/C以及数据D7～D0。数据/指令识别码D/C在表示指令时，指令发生电路112根据作为数据D7～D0被传送来的指令以及脉冲信号S5，例如决定RAM111的写入/读出的计时等的地址指定。另外，数据/指令识别码D/C在表示数据时，RAM111根据指令发生电路112的写入时间，向指定的地址写入数据D7～D0。这里，表示RAM111中数据写入时间的脉冲信号S5的脉冲宽度由延迟电路103的延迟时间决定。这样，对于现有的半导体集成电路，由于RAM内的数据写入时间由延迟电路的延迟时间所决定，在交换RAM时，有时需要对延迟电路进行必要的调整，存在着不易缩短写入/读出的周期的问题。为克服现有技术的不足，本专利技术中的半导体集成电路包括串行/并行转换电路，其把与时钟信号一同输入的串行数据转换为并行数据；存储器，其存储被串行/并行转换电路转换的并行数据；以及写入脉冲发生电路，其发生写入脉冲，该写入脉冲用于计数时钟信号，设定存储器内的写入时间。该半导体集成电路还可以包括闩锁电路，其锁存由串行/并行转换电路输出的并行数据，然后提供给存储器。另外，串行/并行转换电路中包含移位寄存器。此外，写入脉冲发生电路中包括计数器，其计数时钟信号；第一重合检测电路，其检测计数器的计数值与第一特定值的重合；第二重合检测电路，其检测计数器的计数值与第二特定值的重合；时序电路，其通过将从第一重合检测电路中检测出重合到第二重合检测电路中检测出重合之间的输出电平设为第一电平，将从第二重合检测电路中检测出重合到第一重合检测电路中检测出重合之间的输出电平设为第二电平，由此发生写入脉冲。这种构成的本专利技术提供了一种半导体集成电路，其通过计数与串行数据一同输入的时钟信号，发生用于设定存储器中的写入时间的写入脉冲，因而即使缩短写入/读出的周期也能够保证动作的稳定。具体实施例方式以下参照附图，对本专利技术的实施例进行说明。附图说明图1表示的是本专利技术第一实施例的半导体集成电路的构成。该实施例描述的是将本专利技术应用在LCD驱动器上的情况，该LCD驱动器驱动沿LCD的整流方向上分割的多个区域。如图1所示，半导体集成电路10包括移位寄存器19，其把与时钟信号CLK一同输入的串行数据(DAYA)转换成并行数据；闩锁电路20，其锁存并行数据；以及RAM21，其存储被锁存的数据。半导体集成电路10还包括计数器11，其计数时钟信号CLK中包含的脉冲；触发器FF1，其与计数器11处输出的脉冲信号S9同步、输出脉冲信号S3；延迟电路12，其使脉冲信号S3延迟，输出脉冲信号S4；触发器FF2，其与脉冲信号S4同步，输出脉冲信号S5；延迟电路13，其使脉冲信号S5延迟，输出脉冲信号S6；写入脉冲发生电路30，其为控制RAM的写入时间，发生脉冲信号S7；触发器FF3和FF4，其保持包含在输入进来的串行数据(DATA)中的数据/指令识别码D/C；缓冲电路14；两个NOR电路15和16；两个转换器17和18；以及指令发生电路22，其控制RAM21的写入/读出。图2表示的是图1中所示的半导体集成电路的各部分的动作。复位状态被解除、反转复位信号(RESET信号)变成高电平后，如图2所示，与时钟信号CLK同步，8位的数据D7～D0被依次输入进移位寄存器19，保持在移位寄存器19内的触发器中。在此期间，计数器11计数时钟信号CLK中包含的脉冲，与第一脉冲相对应输出脉冲信号S1，与第二脉冲相对应输出脉冲信号S2，与第九脉冲相对应输出脉冲S9。与脉冲信号S9的脉冲上升沿同步，触发器FF1使脉冲信号S3升至高电平。延迟电路12仅按特定的时间延迟脉冲信号S3，输出脉冲信号S4。脉冲信号S4被NOR电路15反转。这里，由于经反转的脉冲信号S4被输入进触发器FF1的复位端子R内，触发器FF1被复位，脉冲信号S4回归低电平。其结果，触发器FF1变为输出脉冲信号S3，包含与延迟电路12的延迟时间相同宽度的脉冲。脉冲信号S4的脉冲宽度也与脉冲信号S3的脉冲宽度相同。与计数器11的输出端子Q1处输出的脉冲信号S1同步，触发器FF3保持数据/指令识别码D/C。此外，与计数器11的输出端子Q2处输出的脉冲信号S2同步，触发器FF4保持触发器FF本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成电路，包括串行/并行转换电路，其把与时钟信号一同输入的串行数据转换为并行数据；存储器，其存储被所述串行/并行转换电路转换后的并行数据；以及写入脉冲发生电路，其发生写入脉冲，所述写入脉冲用于通过计数时钟信号，设定所述存储器内的写入时间。2.根据权利要求1所述的半导体集成电路，还包括闩锁电路，其将所述串行/并行转换电路输出的并行数据锁存，然后提供给所述存储器。3.根据权利要求1或2所述的半导体集成电路，其中，所述串行/并行转换电路中包含移位寄存器...

【专利技术属性】
技术研发人员：米山刚，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：