CMOS元件及其制造方法技术

本发明专利技术涉及一种ＣＭＯＳ元件，其结构包括将压缩或拉伸应力材料层设于ＰＭＯＳ晶体管表面，并将拉伸应力材料层设于ＮＭＯＳ晶体管表面。本发明专利技术并提供上述的ＣＭＯＳ元件的制造方法。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种CMOS元件及其制造方法，特别涉及一种利用局部机械应力控制(local mechanical-stress control，简称LMC)来增加CMOS元件的效能的方法及其结构。
技术介绍
在目前的半导体元件中，是使用硅整体(Si bulk)作为基底，并利用缩小元件尺寸来达到高速操作和低耗电量的目的。然而，目前元件尺寸的缩小已接近物理的极限和成本的极限。因此，需要发展其他不同于缩小尺寸的方法的技术，来达到高速操作和低耗电量的目的。因此，有人提出在晶体管的通道区利用应力控制的方式，来克服元件缩小化的极限。此方法为借由使用应力改变Si晶格间距，来增加电子和空穴的迁移率。常见的方法为使用置于Si-Fe层(处于拉伸应力)上拉伸张力的硅层(tensile-strained Si layer)作为NMOS晶体管的通道层，以及使用压缩张力的硅锗层(compressive-strained Si-Ge layer)(处于压缩应力)作为PMOS晶体管的通道层。通过使用拉伸张力的Si层和压缩张力的Si-Ge层作为MOS晶体管的通道层，会增加表面电子和空穴的迁移率，而同时达到高速操作及本文档来自技高网...

【技术保护点】
一种ＣＭＯＳ元件，其特征在于，它包括：　　　　一基底；　　　　一ＰＭＯＳ晶体管和一ＮＭＯＳ晶体管，设于该基底上；以及　　　　一拉伸应力材料层，至少设于该ＰＭＯＳ晶体管和该ＮＭＯＳ晶体管的源极和漏极上，其中该ＮＭＯＳ晶体管和ＰＭＯＳ晶体管的操作电压介于０．５伏特至１２伏特之间。

【技术特征摘要】
1.一种CMOS元件，其特征在于，它包括一基底；一PMOS晶体管和一NMOS晶体管，设于该基底上；以及一拉伸应力材料层，至少设于该PMOS晶体管和该NMOS晶体管的源极和漏极上，其中该NMOS晶体管和PMOS晶体管的操作电压介于0.5伏特至12伏特之间。2.如权利要求1所述的CMOS元件，其特征在于，所述的PMOS晶体管和该NMOS晶体管的通道宽度介于0.05微米至1微米之间，通道长度介于0.5微米至10纳米之间。3.一种CMOS元件的制造方法，其特征在于，它包括提供一基底，该基底具有一第一主动区和一第二主动区；分别于该第一主动区和该第二主动区形成一第一导电型晶体管和一第二导电型晶体管；于该第一和第二导电型晶体管上形成一第一应力层，其中该第一导电型晶体管为PMOS晶体管和NMOS晶体管二者择一，当该第一导电型晶体管为PMOS晶体管，则该第一应力层为一压缩应力层，当该第一导电型晶体管为NMOS晶体管，则该第一应力层为一拉伸应力层；于该第一应力层上形成一应力缓冲层；移除对应于该第二主动区的该应力缓冲层和该第一应力层，使该应力缓冲层和该第一应力层覆盖于该第一主动区的该策一导电型晶体管上；于该第二导电型晶体管和该应力缓冲层上形成一第二应力层，其中当该第二导电型晶体管为NMOS晶体管，则该第二应力层为一拉伸应力层，当该第二导电型晶体管为PMOS晶体管，则该第二应力层为一压缩应力层；移除对应于该第一主动区的该第二应力层；以及移除该应力缓冲层。4.如权利要求3所述的CMOS元件的制造方法，其特征在于，所述的压缩应力层的形成方法是择自由沉积法、磊晶法和电浆沉积法所组成的族群中。5.如权利要求3所述的CMOS元件的制造方法，其特征在于，所述的压缩应力层...

【专利技术属性】
技术研发人员：黄健朝，王昭雄，葛崇祜，胡正明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]