半导体封装用基板及半导体装置制造方法及图纸

本发明专利技术涉及一种半导体封装用基板，其能够有效地提高半导体装置的抗静电放电能力。一种半导体封装用基板，其包含：一第一配线层（ｗｉｒｉｎｇ　ｌａｙｅｒ），一第二配线层，一内配线层。一种半导体装置，其包含：一基板，其具有：一第一配线层，一第二配线层，一内配线层；以及一晶片，其设置于该基板的该第一配线层上，且该晶片的垫部是与该等第一垫部电性连接。另一种半导体装置，其包含：一基板，其具有一第一配线层，一第二配线层，其下表面具有复数个第二垫部以及至少一遮蔽部，至少该等第二垫部之一是未与该等第一垫部电性连接，该遮蔽部是位于未与该等第一垫部电性连接的该第二垫部周围，及一内配线层；以及一晶片。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术是关于一种半导体封装用基板及半导体装置，特别关于一种具静电防护功能的半导体封装用基板及半导体装置。
技术介绍
随着集成电路高度集成化以及消费市场的需求，半导体装置的尺寸亦渐趋向于轻薄短小，而且在半导体封装技术中已发展出许多类型的封装型态。举例比如，目前最常见的封装型态有针栅阵列封装(PGA)、球栅阵列封装(BGA)、晶圆级尺寸封装等。在前述的封装型态中，球栅阵列式半导体装置1(如图1所示)因有效利用封装基板11的面积而可以具有较多的凸块13，以便经由设于封装基板11上的电迹线(trace line)及垫部(pad)电连接至晶片12的垫部，因此，在球栅阵列式半导体装置1中，晶片12能够透过凸块13进行大量的信号收发。请参照图2所示，上述的封装基板11包括一第一配线层(wiring layer)21、一接地内配线层22、一电源内配线层23以及一第二配线层24。它们是依序堆叠形成封装基板11，其中，第一配线层21的上表面具有复数个第一垫部(Pad)211，其是用以与晶片12的垫部电性连接；另外，第一配线层21中形成有复数条第一电迹线212，其一端是分别连设至各第一垫部211。接地内配线层22与电源内配线层23是分别电性连接位于第一配线层21的特定垫部(即接地环)与第二配线层24的特定垫部(即电压源环)，以便从外部电路提供接地电位及电压源电位给晶片12。第二配线层24的下表面具有复数个第二垫部241，其上分别形成有一凸块13；另外，第二配线层24中形成复数条第二电迹线242，其一端分别连接至各第二垫部241。此外，各第一电迹线212的另一端分别透过一通路孔(via hole)(图中未显示)与各第二电迹线242的另一端电性连接。因此，晶片12的各垫部是透过第一垫部211、第一电迹线212、通路孔、第二电迹线242、第二垫部241及凸块13，与外部电路进行信号收发。承上所述，由于封装基板11所能提供给凸块13连接的第二垫部241的数量通常超过晶片12的垫部的数量，所以部分的凸块13并未与晶片12的垫部电性连接，这些凸块13亦称为NC Ball；更详细地说，与NC Ball连接的第二垫部通常未与第二电迹线连接，所以NC Ball便不会与晶片12的垫部电性连接。预留这些NC Ball主要是为了因应半导体装置(如前述的球栅阵列式半导体装置1)的功能提升时，能够提供所需的输出入端子。然而，在前述的球栅阵列式半导体装置1进行操作时，这些NC Ball会处于浮置(floating)状态，此时，若是针对此NC Ball进行静电放电(ESD)测试时，则静电可能会流向此NC Ball周围的的凸块，接着，静电可能会一路流至晶片中，结果会引起其他功能脚(fuctionalpin)被静电破坏，造成球栅阵列式半导体装置1的功能失常。因此，如何提供一种能够提升NC Ball的抗静电放电能力的半导体封装用基板及半导体装置，正是当前半导体封装技术的重要课题之一。
技术实现思路
针对上述问题，本专利技术的目的是提供一种能够提升抗静电放电能力的半导体封装用基板及半导体装置。本专利技术提供一种半导体封装用基板，其包含一第一配线层(wiring layer)，其上表面具有复数个第一垫部，一第二配线层，其下表面具有复数个第二垫部，该等第二垫部是以阵列(array)方式排列；以及一内配线层，其位于该第一配线层的下表面与该第二配线层的上表面之间，至少该等第二垫部之一是电性连接至该内配线层且未与该等第一垫部电性连接。所述的半导体封装用基板，其还包含复数个绝缘层，其是分别位于该第一配线层与该内配线层之间，以及位于该第二配线层与该内配线层之间。本专利技术提供一种半导体装置，其包含一基板，其具有一第一配线层，其上表面具有复数个第一垫部，一第二配线层，其下表面具有复数个第二垫部，及一内配线层，其是位于该第一配线层的下表面与该第二配线层的上表面之间，至少该等第二垫部之一是电性连接至该内配线层且未与该等第一垫部电性连接以及一晶片，其是设置于该基板的该第一配线层上，且该晶片的垫部是与该等第一垫部电性连接。所述的半导体装置，其中该等第二垫部是以阵列方式排列，且该等第二垫部上设置有复数个凸块。所述的半导体装置，其中该晶片是以覆晶(flip-chip)方式设置于该基板上。所述的半导体装置，其中该晶片是以打线接合(wire bonding)方式设置于该基板上，该半导体装置还包含复数条导电线，其是接合该晶片的垫部与该等第一垫部；以及一封胶体，其是包覆该晶片及该等导电线。所述的半导体装置，其中该基板还包含复数个绝缘层，其分别位于该第一配线层与该内配线层之间，以及位于该第二配线层与该内配线层之间。另一种半导体装置，其包含一基板，其具有一第一配线层，其上表面具有复数个第一垫部，一第二配线层，其下表面具有复数个第二垫部以及至少一遮蔽部，至少该等第二垫部之一是未与该等第一垫部电性连接，该遮蔽部是位于未与该等第一垫部电性连接的该第二垫部周围，及一内配线层，其位于该第一配线层的下表面与该第二配线层的上表面之间，该遮蔽部是电性连接至该内配线层；以及一晶片，其设置于该基板的该第一配线层上，且该晶片的垫部是与该等第一垫部电性连接。所述的另一种半导体装置，其中该等第二垫部以阵列方式排列，且该等第二垫部上设置有复数个凸块。所述的另一种半导体装置，其中该晶片是以打线接合方式设置于该基板上，该半导体装置还包含复数条导电线，其是接合该晶片的垫部与该等第一垫部以及一封胶体，其是包覆该晶片及该等导电线。所述的另一种半导体装置，其中该基板还包含复数个绝缘层，其是分别位于该第一配线层与该内配线层之间，以及位于该第二配线层与该内配线层之间。如前所述，由于依本专利技术的半导体封装用基板及半导体装置提供内配线层的电位给未与第一垫部电性连接的第二垫部，或是提供内配线层的接地电位或电压源电位给遮蔽部以便遮蔽未与第一垫部电性连接的第二垫部，因此未与第一垫部电性连接的第二垫部用以连接前述的NC Ball的第二垫部，所以能够有效地提高半导体装置的抗静电放电能力。附图说明图1为现有技术中球栅阵列式半导体装置的示意图；图2为现有技术中球栅阵列式半导体装置中的封装基板的分解图；图3为本专利技术较佳实施例的半导体封装用基板的示意图；图4为本专利技术较佳实施例的半导体装置的示意图，其具有如图3所示的半导体封装用基板；图5为本专利技术另一较佳实施例的半导体装置的示意图，其具有如图3所示的半导体封装用基板；图6为本专利技术另一较佳实施例的半导体封装用基板的示意图；图7A-7C为本专利技术的显示遮蔽部的形式的示意图；图8A为本专利技术另一较佳实施例的半导体装置的示意图，其具有如图6所示的半导体封装用基板；图8B为本专利技术又一较佳实施例的半导体装置的示意图，其具有如图6所示的半导体封装用基板。图号说明1半导体装置11 封装基板12 晶片13 凸块21 第一配线层211 第一垫部212 第一电迹线22 接地内配线层23 电源内配线层24 第二配线层241 第二垫部242 第二电迹线3半导体封装用基板31 第一配线层311 第一垫部312 第一电迹线 32 第二配线层321 第二垫部322 第二电迹线33 内配线层34 本文档来自技高网...

【技术保护点】
一种半导体封装用基板，其特征在于包含：　　　　一第一配线层（ｗｉｒｉｎｇ　ｌａｙｅｒ），其上表面具有复数个第一垫部（ｐａｄ），　　　　一第二配线层，其下表面具有复数个第二垫部，该等第二垫部是以阵列（ａｒｒａｙ）方式排列；以及　　　　一内配线层，其位于该第一配线层的下表面与该第二配线层的上表面之间，至少该等第二垫部之一是电性连接至该内配线层且未与该等第一垫部电性连接。

【技术特征摘要】
【国外来华专利技术】1.一种半导体封装用基板，其特征在于包含一第一配线层(wiring layer)，其上表面具有复数个第一垫部(pad)，一第二配线层，其下表面具有复数个第二垫部，该等第二垫部是以阵列(array)方式排列；以及一内配线层，其位于该第一配线层的下表面与该第二配线层的上表面之间，至少该等第二垫部之一是电性连接至该内配线层且未与该等第一垫部电性连接。2.如权利要求1所述的半导体封装用基板，其特征在于还包含复数个绝缘层，其分别位于该第一配线层与该内配线层之间，以及位于该第二配线层与该内配线层之间。3.一种半导体装置，其特征在于包含一基板，其具有一第一配线层，其上表面具有复数个第一垫部，一第二配线层，其下表面具有复数个第二垫部，及一内配线层，其位于该第一配线层的下表面与该第二配线层的上表面之间，至少该等第二垫部之一是电性连接至该内配线层且未与该等第一垫部电性连接以及一晶片，其设置于该基板的该第一配线层上，且该晶片的垫部是与该等第一垫部电性连接。4.如权利要求3所述的半导体装置，其特征在于其中该等第二垫部是以阵列方式排列，且该等第二垫部上设置有复数个凸块。5.如权利要求3所述的半导体装置，其特征在于其中该晶片是以覆晶(flip-chip)方式设置于该基板上。6.如权利要求3所述的半导体装置，其特征在于该晶片是以打线接合(wirebonding)方...

【专利技术属性】
技术研发人员：林蔚峰，吴忠儒，罗文裕，颜文东，
申请(专利权)人：矽统科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]