本发明专利技术提供了一种半导体集成电路，其包括：第一单元组，其中沿着该半导体集成电路的外周边的方向设置了多个用于外部输入和／或输出的Ｉ／Ｏ单元和／或电源单元；以及设置在所述第一单元组内侧的第二单元组，其中沿着该半导体集成电路的外周边的方向设置了多个用于外部输入和／或输出的Ｉ／Ｏ单元和／或电源单元。形成第二单元组的单元之间的间隔比形成第一单元组的单元之间的间隔宽。
【技术实现步骤摘要】
本专利技术涉及一种半导体集成电路，特别涉及具有输入/输出(I/O)单元和/或电源单元的半导体集成电路。
技术介绍
在半导体集成电路中，I/O单元通常设置为多级，目的是为了适应管脚的倍增。在多级结构中I/O单元的设置间隔使得外部I/O单元和内部I/O单元都以预定间隔设置。图7A和7B表示根据第一现有技术的具有I/O单元设置为多级的结构的半导体集成电路。图7A表示半导体集成电路(半导体芯片)700的结构。半导体集成电路700具有沿着其边框区域的第一单元组701、第二单元组702和第三单元组703，以及内部区域704中的有效电路单元。第一到第三单元组701到703的相应多个I/O单元沿着外周边的方向环形设置。第一单元组701、第二单元组702和第三单元组703分别是半导体集成电路700中的最外侧单元组、第二外侧单元组和第三外侧单元组。图7B是作为图7A所示的半导体集成电路的一部分的区域705的放大视图。区域705包括第一单元组701、第二单元组702和第三单元组703。在单元701到703中的每一组中设置多个I/O单元711。在这种结构中，I/O单元711的尺寸和设置间隔是恒定的。I/O单元711与内部区域704内的单元硬线连接(图7A)。因此，一单元组设置得越向内，在其中的配线区712中I/O单元711之间的配线就越困难。例如，在配线713的情况下，进行配线是不可行的，因为没有剩余的配线通道。即使在同轴配线时，也需要长的迂回绕线，因此配线的长度会很长。此外，如配线区712的情况那样，一单元组设置得越向内，配线越拥挤，变得更易于串扰。在其最坏的情况下，不能实现所需的性能。图8A和8B示出了根据第二现有技术的具有I/O单元设置为多级的结构的半导体集成电路。图8A示出了如图7A所示的半导体集成电路700的结构。图8B是作为图8A中所示半导体集成电路的一部分的区域805的放大视图。区域805包括第一单元组701、第二单元组702和第三单元组703。在第一单元组701中设置多个I/O单元811。在第二单元组702中设置多个I/O单元812，它们中的每个的尺寸都小于I/O单元811。在第三单元组703中设置I/O单元813，它们中的每个的尺寸都小于I/O单元812。单元组701到703的单元数量是相同的。在上述结构中，单元组设置得越向内，其I/O单元的尺寸越小。因而，如在配线区814中看到的，该配线区足够宽从而没有配线难度。然而，由于设置得更向内的单元组包括较小的I/O单元，因此必须制备具有相同功能的多种类型的I/O单元，因此会耗费用于开发的大量工时。此外，存在以下问题，通常在晶体管的结构均匀的情况下，较小I/O单元的静电承受电压较低。在下面的专利文献1中还公开了另一现有技术。日本专利申请公开特开平11-150204号公报。
技术实现思路
本专利技术的目的是消除在I/O单元配置为多级的半导体集成电路的内侧设置的I/O单元组中配线区的配线拥挤问题。本专利技术的另一目的是防止I/O单元配置为多级的半导体集成电路的I/O单元的静电承受电压降低。本专利技术的又一目的是减少用于开发I/O单元配置为多级的半导体集成电路的I/O单元的工时数量。根据本专利技术的一个方面，提供了一种半导体集成电路，包括第一单元组，其中沿着外周边的方向设置多个用于外部输入和/或输出的I/O单元和/或电源单元；设置在第一单元组的内侧的第二单元组，其中沿着外周边的方向设置多个用于外部输入和/或输出的I/O单元和/或电源单元。形成第二单元组的单元之间的间隔比形成第一单元组的单元之间的间隔宽。在本专利技术中，形成第二单元组的单元之间的间隔比形成第一单元组的单元之间的间隔宽，因此可以消除内侧设置的单元组的配线区中的配线拥挤。此外，当形成第二单元组的单元数量小于形成第一单元组的单元数量时，不必减小第二单元组的尺寸。因而，可以防止I/O单元和/或电源单元的静电承受电压降低。此外，形成第二单元组的单元的尺寸可以与形成第一单元组的单元的尺寸相同，这减少了开发I/O单元和/或电源单元所需的工时数量。附图说明图1A和1B表示根据本专利技术第一实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路；图2A和2B表示根据本专利技术第二实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路；图3A和3B表示根据本专利技术第三实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路；图4是具有区域凸块(area bump)结构的半导体集成电路的剖面图；图5A和5B表示根据本专利技术第四实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路；图6是丝焊结构的半导体集成电路的剖面图；图7A和7B表示根据第一现有技术的其中设置有多级结构的I/O单元的半导体集成电路；和图8A和8B表示根据第二现有技术的其中设置有多级结构的I/O单元的半导体集成电路。具体实施例方式-第一实施例-图1A和1B表示根据本专利技术第一实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路。图1A示出了半导体集成电路(半导体芯片)100的构成。半导体集成电路100包括沿着其边框区域的第一单元组101、第二单元组102、和第三单元组103以及其内部区域104中的内侧设置的电路单元。在第一到第三单元组101到103中的每个中，沿着外周边的方向环形设置相应的多个I/O单元。第一单元组101、第二单元组102和第三单元组103分别是半导体集成电路100中的最外侧单元组、第二外侧单元组和第三外侧单元组。应该注意，单元组101到103不限于只由I/O单元形成的单元组，也可以由I/O单元和/或电源单元形成。I/O单元具有用于外部地输入和/或输出信号的输入缓冲器和/或输出缓冲器。电源单元是连接到外部电源电位或参考电位的单元。I/O单元按照从电源单元供给电源电位线和参考电位线的方式接收电源。单元组101到103中的每一组都通过电源电位线和参考电位线而环形连接。图1B是作为图1A中所示半导体集成电路的一部分的区域105的放大视图。区域105包括第一单元组101、第二单元组102和第三单元组103。在单元组101到103中的每一组中设置多个I/O单元和/或电源单元111。这是这样的一种结构，其中多单元组以三级设置，并且在单元组101中103中单元111的尺寸是一致的。第二单元组102的单元111之间的间隔比第一单元组的要宽，并且形成第二单元组102的单元111的数量小于形成第一单元组101的单元111的数量。此外，第三单元组103的单元111之间的间隔比第二单元组102的要宽，并且形成第三单元组103的单元111的数量小于形成第二单元组102的单元111的数量。在本实施例中，单元组设置得越向内，其单元111的设置间隔越宽。这种结构使得配线区的空间足够，如在配线区112中看到的，其中没有配线拥挤问题，并且可以防止由于配线产生的串扰。-第二实施例-图2A和2B表示根据本专利技术第二实施例的其中设置有多级的I/0单元和/或电源单元的半导体集成电路。图2A表示相当于图1A中所示第一实施例的半导体集成电路100的构造。图2B是作为图2A中所示半导体集成电路的一部分的区域205的放大视图。区域205包括第一单元组101、第二单元组10本文档来自技高网...
【技术保护点】
一种半导体集成电路，包括： 第一单元组，其中沿着所述半导体集成电路的外周边的方向设置了用于外部输入和／或输出的多个Ｉ／Ｏ单元和／或电源单元；以及 设置在所述第一单元组内侧的第二单元组，其中沿着所述半导体集成电路的外周边的方向设置了用于外部输入和／或输出的多个Ｉ／Ｏ单元和／或电源单元； 其中，形成所述第二单元组的单元之间的间隔比形成所述第一单元组的单元之间的间隔宽。
【技术特征摘要】
JP 2003-3-6 059834/20031.一种半导体集成电路，包括第一单元组，其中沿着所述半导体集成电路的外周边的方向设置了用于外部输入和/或输出的多个I/O单元和/或电源单元；以及设置在所述第一单元组内侧的第二单元组，其中沿着所述半导体集成电路的外周边的方向设置了用于外部输入和/或输出的多个I/O单元和/或电源单元；其中，形成所述第二单元组的单元之间的间隔比形成所述第一单元组的单元之间的间隔宽。2.根据权利要求1的半导体集成电路，其中所述第一单元组是半导体集成电路中最外侧的单元组，所述第二单元组是半导体集成电路中第二外侧的单元组。3.根据权利要求1的半导体集成电路，其中所述第一单元组是半导体集成电路中第二外侧的单元组，而第二单元组是半导体集成电路中第三外侧的单元组。4.根据权利要求1的半导体集成电路，其中所述第一和第二单元组的各个单元环形地设置。5.根据权利要求1的半导体集成电路，其中形成所述第一单元组的单元和形成所述第二单元组的单元的尺寸是一致的。6.根据权利要求1的半导体集成电路，其中形成所述第一单元组的单元和形成所述第二单元组的单元在尺寸上是部分不同的。7.根据权利要求1的半导体集成电路，还包括用于外部连接的焊盘，并且所述第一单元组的单元和所述第二单元组的单元连接到所述焊盘。8.根据权利要求7的半导体集成电路，其中所述焊盘位于形成所述第一单元组的单元和形成所述第二单元组的单元的内侧。9.根据权利要求7的半导体集成电路，其中所述焊盘位于形成所述第一单元组的单元和形成所述第二单元组的单元的外侧。10.根据权利要求1的半导体集成电路，还包括点状平面接触以连接区域凸块的焊盘。11.根据权利要求1...
【专利技术属性】
技术研发人员：穴泽哲哉，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]
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