本发明专利技术公开一种使用互补金属氧化物半导体（ＣＭＯＳ）工艺制造双极性晶体管的方法，与寄生ＢＪＴ相比，该方法通过使用一般Ｐ型晶片作为基底来额外执行一ＣＭＯＳ逻辑工艺及一Ｎｂａｓｅ（Ｎ型基极）和Ｐｂａｓｅ（Ｐ型基极）工艺，而得以拓展应用范围且具有改善的增益和其他特性、工艺可控制能力等。该方法包括以下步骤：在一具有预定底层结构的半导体衬底中执行一高电压深阱及驱入工艺；执行一硅的定位氧化（ＬＯＣＯＳ）工艺；对已经过该ＬＯＣＯＳ工艺处理后的该半导体执行一Ｎｂａｓｅ和Ｐｂａｓｅ工艺；形成逻辑Ｎ型阱和Ｐ型阱并且退火处理该些逻辑阱；形成一多晶栅极，并且依序形成ＮＭＯＳ／ＰＭＯＳ ＬＤＤ源极／漏极；以及形成Ｎ＋／Ｐ＋型源极／漏极、退火处理该源极／漏极，并且依序执行一ＣＯＮＴ～ＰＡＤ工艺。
【技术实现步骤摘要】
本专利技术涉及一种半导体装置制造方法，具体而言，本专利技术涉及一种通过使用用于例如模拟IC、功率IC、RF IC等的设计的互补金属氧化物半导体(CMOS)工艺来制造双极性晶体管的方法。
技术介绍
一般而言，从电流性能、速度及晶粒(grain)来看，双极性结型晶体管(BJT)优于金属氧化物半导体晶体管(MOS TR)，因此广泛用于模拟IC、功率IC、RF IC等的设计。然而，作为一种利用BJT的优点的工艺和一种CMOS工艺，双极性-CMOS-DMOS(BCD)工艺是一种用于整合双极性和CMOS装置、逻辑电路部分与双扩散MOS(double diffused MOS；DMOS)、功率装置的功率整合技术，其缺点为由于其复杂度而导致制造成本过高。DMOS表示一种使用双扩散工艺所制造的金属氧化物半导体场效应晶体管(MOSFET)，并且通常用于制造高电压功率装置。图1a到图1b为用于说明使用CMOS工艺制造双极性晶体管的传统方法的剖视图。首先，如图1a所示，PNP型属于垂直结构，其中一集电极设置在一P型衬底上，而一基极和一发射极设置在一N型阱中。而如图1b所示，NPN型属于水平结构，其中一发射极、一基极及一集电极设置在一P型阱中。随后，图2为用于说明使用CMOS工艺制造双极性晶体管的传统方法的工艺流程图。如图所示，在步骤S12中执行一高电压深阱及驱入(drive-in)工艺。接着，在步骤S14中执行一硅的定位氧化(LOCOS)工艺。接着，在步骤S16及S18中形成逻辑N型阱和逻辑P型阱并且随后退火处理该些逻辑阱。在步骤S20中，可以执行一可选择工艺，例如PIP、HR-poly等工艺。接着，在步骤S22和S24中形成一多晶栅极(poly gate)，并且依序形成NMOS/PMOS LDD源极/漏极。接着，在步骤S26至S30中形成N+/P+型源极/漏极并随后退火处理该源极/漏极以及执行一CONT～PAD工艺。因此，在传统使用CMOS工艺制造BJT晶体管过程中，一寄生BJT会导致较低的增益、稳定性及其他特性。结果，引发晶体管应用领域受到更多限制的问题。
技术实现思路
本专利技术的设计是考虑到现有技术的上述问题，因此，本专利技术一个目的是提供一种使用CMOS晶体管制造双极性晶体管的方法，与寄生BJT相比，该方法通过使用一般P型晶片作为基底来额外执行一CMOS逻辑工艺及一Nbase和Pbase工艺，而得以拓展双极性晶体管的应用范围且具有改善的特性、工艺可控制能力等。本专利技术的另一目的是提供一种使用CMOS工艺制造双极性晶体管的方法，该方法通过在不同于传统寄生选择性BJT的适当条件下，执行Nbase(N型基极)和Pbase(P型基极)离子注入、热量平衡(heat budget)等，而得以实现非常稳定且改善的BJT特性。为了实现上述目的，本专利技术提供一种通过使用CMOS工艺制造双极性晶体管的方法，包括以下步骤在一具有预定底层结构的半导体衬底中执行一高电压深阱及驱入(drive-in)工艺；执行一硅的定位氧化(LOCOS)工艺；对已经过该LOCOS工艺处理后的该半导体执行一Nbase和Pbase工艺；形成逻辑N型阱和P型阱并且退火处理该些逻辑阱；形成一多晶栅极，并且依序形成NMOS/PMOS LDD源极/漏极；以及形成N+/P+型源极/漏极、退火处理该源极/漏极，并且依序执行一CONT～PAD工艺。根据本专利技术另一方面，本专利技术提供一种通过使用CMOS工艺制造双极性晶体管的方法，包括以下步骤在一具有预定底层结构的半导体衬底中执行一高电压深阱及驱入(drive-in)工艺；执行一LOCOS工艺，随后形成NMOS阱及PMOS阱，然后退火处理该些逻辑阱；形成多晶栅极，并且依序形成一Nbase/Pbase；以及形成NMOS/PMOS LDD源极/漏极、形成N+/P+型源极/漏极、退火处理该源极/漏极，并且依序执行一CONT～PAD工艺。附图说明通过参考附图和以下对实施例的描述，将可明白本专利技术的其他目的及方面，其中图1a到图1b为用于说明使用CMOS工艺制造双极性晶体管的传统方法的剖视图；图2为用于说明使用CMOS工艺制造双极性晶体管的传统方法的工艺流程图；图3为用于说明根据本专利技术优选实施例的使用CMOS工艺制造双极性晶体管的方法的平面图；图4及图5为用于说明根据本专利技术优选实施例的使用CMOS工艺制造双极性晶体管的方法的剖视图。图6a及图6b为用于说明根据本专利技术优选实施例的使用CMOS工艺制造双极性晶体管的方法的工艺流程图；以及图7为用于说明一半导体装置的剖视图，该半导体具有根据如图6a及图6b所示的本专利技术优选实施例的工艺所形成的一包括CMOS逻辑和高电压及BJT装置的集成结构。具体实施例方式下文中将参考附图来详细说明本专利技术的优选实施例。此外，以下实施例仅供说明用途，而不是限制本专利技术的范围。图3至图7为用于说明根据本专利技术优选实施例的使用CMOS工艺制造双极性晶体管的方法的平面图、工艺流程图及剖视图。这里，图3为用于说明根据本专利技术优选实施例的使用CMOS工艺制造双极性晶体管的方法的平面图；而图4及图5为用于说明根据本专利技术优选实施例的使用CMOS工艺制造双极性晶体管的方法的剖视图。根据本专利技术优选实施例，作为集电极，优选使用采用高电压工艺的高深结型阱。对于基极，执行一逆行注入(retrograde implantation)，接着通过使用逻辑阱的热平衡(thermal budget)来减少该基极宽度变化的效应，同时，该工艺经过整合，从而使得不会影响标准逻辑工艺，由此促进工艺的简化。另外，发射极由逻辑轻掺杂漏极(LOGIC LDD)和N+和P+型结型结构所形成。图6a及图6b为用于说明根据本专利技术优选实施例的使用CMOS工艺制造双极性晶体管的方法的工艺流程图。首先，如图6a所示，在步骤S102中，执行一高电压深阱及驱入(drive-in)工艺。接着，在步骤S104中执行一硅的定位氧化(LOCOS)工艺，以及接着在步骤S106中执行一Nbase和Pbase工艺。接着，在步骤S108及S110中形成逻辑N型阱和逻辑P型阱并且退火处理该些逻辑阱。在步骤S112中，可以执行一可选择工艺，例如PIP、HR-poly等工艺。接着，在步骤S114和S116中形成一多晶栅极，并且依序形成NMOS/PMOS LDD源极/漏极。接着，在步骤S118至S122中形成N+/P+型源极/漏极、并退火处理该源极/漏极以及随后执行一CONT～PAD工艺。另一方面，如图6b所示，在步骤S202中，执行一高电压深阱及驱入工艺。接着，在步骤S204中执行一硅的定位氧化(LOCOS)工艺，以及在步骤S106中执行形成一NMOS阱及一PMOS阱的工艺。接着，在步骤S208中退火处理该些逻辑阱。在步骤S210中，可以执行可选择工艺，例如PIP、HR-poly等工艺。接着，在步骤S212和S214中形成一多晶栅极，并且依序形成一Nbase和一Pbase。接着，在步骤S216至S222中依序执行形成NMOS/PMOS LDD源极/漏极、形成N+/P+型源极/漏极、退火处理该源极/漏极以及一CONT～PAD工艺。根据如图6b所示的本专利技术优选实施例的工艺，可以减少步骤S210中的例如PIP、HR-poly本文档来自技高网...
【技术保护点】
一种使用互补金属氧化物半导体工艺制造双极性晶体管的方法，包括以下步骤：在一具有预定底层结构的半导体衬底中执行一高电压深阱及驱入工艺；执行一硅的定位氧化工艺；对已经过该硅的定位氧化工艺处理后的该半导体执行一Ｎｂａｓｅ和 Ｐｂａｓｅ工艺；形成逻辑Ｎ型阱和Ｐ型阱并且退火处理该些逻辑阱；形成一多晶栅极，并且依序形成ＮＭＯＳ／ＰＭＯＳＬＤＤ源极／漏极；以及形成Ｎ＋／Ｐ＋型源极／漏极、退火处理该源极／漏极，并且依序执行一ＣＯＮＴ～ＰＡＤ工 艺。
【技术特征摘要】
KR 2003-4-1 20475/031.一种使用互补金属氧化物半导体工艺制造双极性晶体管的方法，包括以下步骤在一具有预定底层结构的半导体衬底中执行一高电压深阱及驱入工艺；执行一硅的定位氧化工艺；对已经过该硅的定位氧化工艺处理后的该半导体执行一Nbase和Pbase工艺；形成逻辑N型阱和P型阱并且退火处理该些逻辑阱；形成一多晶栅极，并且依序形成NMOS/PMOS LDD源极/漏极；以及形成N+/P+型源极/漏极、退火处理该源极/漏极，并且依序执行一CONT～PAD工艺。2.如权利要求1所述的方法，其中该方法还包括在所述形成一多晶栅极并且依序形成NMOS/PMOS LDD源极/...
【专利技术属性】
技术研发人员：洪大郁，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]
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