半导体装置、三维安装型半导体装置的制法、电路板、电子仪器制造方法及图纸

本发明专利技术提供一种具备了用于适宜地制造确保了良好的电连接状态的可靠性高的三维安装型半导体装置的构成的半导体装置。该半导体装置包含在基板上层叠了电极层的构成，电极层具备多层导电层各自通过绝缘层而被层叠的构成，在比该电极层的最上层的导电层还位于下层侧的导电层上形成孔，并在该孔内分别填充有绝缘材料。

【技术实现步骤摘要】

本专利技术涉及半导体装置、三维安装型半导体装置的制造方法、电路板、电子仪器，尤其涉及适于三维安装技术的构成的半导体装置。
技术介绍
目前，主要是移动电话机、笔记本型个人计算机、PDA(Personal dataassistance)等具有便携性的电子仪器，由于小型·轻量化，而要求内部所设置的半导体芯片等各种电子零件的小型化，再有安装该电子零件的空间也非常受到限制。因此，例如在半导体芯片中，考虑其封装方法，目前提出有被称为CSP(Chip Scale Package)的超小型的封装方法。利用该CSP技术制造而成的半导体芯片，由于安装面积与半导体芯片的面积相同程度的优良，故可以达到高密度安装的目的。然而，上述电子仪器，预想今后进一步要求小型化及多功能化，并出现了进一步提高半导体芯片的安装密度的必要。在这种背景下，例如提出了特开2002-50738号公报所揭示的三维安装技术。该三维安装技术是通过将具有同样功能的半导体芯片或具有不同功能的半导体芯片层叠，配线连接各半导体芯片之间，以达到半导体芯片的高密度安装目的的技术。可是，在上述的三维安装技术中，配线连接各半导体芯片之间的技术极为重要。这是因为由多个半导体芯片构成的半导体装置为了发挥所希望的功能而设计配线是必要条件，有必要牢固半导体芯片间的连接且确保半导体装置的可靠性的原因。用于三维安装技术中的半导体芯片，例如具有已形成于半导体的表面与背面上的电极和从半导体基板的表面向背面贯通的贯通孔，并具有通过该贯通孔电连接了上下电极之间的电极结构。而且，若层叠具有这种电极结构的半导体芯片，则形成于某半导体芯片背面的电极与形成于其他半导体芯片表面上的电极连接，由此在各半导体芯片之间能配线连接。在这种半导体装置中，电极的连接状态，即电连接状态在确保该半导体装置的可靠性方面成为重要的因素，例如在产生了电连接不良的情况下，在该半导体装置中有误动作产生的可能性。因此，在以防止电极的剥落为目的，通过绝缘层层叠了多层电极层的情况下，需要相对这些电极层与绝缘层来形成贯通孔，使连接端子插通该贯通孔。然而，该蚀刻工序复杂，需要对每一层都可能产生改变蚀刻条件。
技术实现思路
本专利技术的目的在于，提供一种具备了用于适宜地制造确保了良好的电连接状态的可靠性高的三维安装型半导体装置的构成的半导体装置，另外，其目的在于，提供一种该三维安装型半导体装置的制造方法及具备了由该制造方法而得到的三维安装型半导体装置的电路板，以及具备了该电路板的电子仪器。本专利技术的半导体装置，包括在基板上层叠了电极层的构成，其中，上述电极层具备多层导电层各自通过绝缘层而被层叠的构成，在比该电极层的最上层的导电层还位于下层侧的导电层上形成孔，并在该孔内分别填充有绝缘材料。首先，在本专利技术中，层叠多层导电层而构成电极层，提高该电极层的机械强度，做成不易产生剥落等不良现象的结构。而且，在使这种半导体装置三维安装时，有必要形成沿层叠方向贯通基板及电极层的连接端子用贯通孔，同时在该连接端子用贯通孔内插通导电构件(连接端子)，并上下连接各半导体装置的连接端子。一般来说，对于层叠结构的电极层，为了如上所述地形成连接端子用的贯通孔，并在其中插通连接端子，需要交替蚀刻各导电层与绝缘层，在该工序中非常费工夫。因此，在本专利技术中，由于做成在比电极层的最上层的导电层还位于下层侧的导电层上形成贯通孔，分别在该贯通孔内填充了绝缘材料的构成，所以在电极层上形成连接端子的贯通孔时，通过蚀刻填充了绝缘材料的贯通孔内部，从而不蚀刻已层叠的各导电层本身，即可简便地形成连接端子用贯通孔。即，在形成贯通基板及电极层的连接端子用贯通孔时，将预先形成了的各导电层的贯通孔作为穿孔预定部，可以与该导电层贯通孔同轴地，仅蚀刻由最上层导电层、绝缘层与绝缘材料构成的层(导电层贯通孔内)，不必交替地蚀刻各导电层与之间的绝缘层。如上所述，根据本专利技术的半导体装置，将这些半导体装置三维安装化时，可以简化其工序，甚至可以有助于成本降低。而且，优选在最上层导电层的下方，尤其基板穿孔预定部上不形成任何电气配线{例如CMP(化学的机械研磨)用的虚设图案等}。这种情况下，不考虑该电气配线，也能对电极层形成贯通孔。具体地讲，作为使用上述半导体装置的三维安装型半导体装置的制造方法，例如可以采用以下的方法。即，本专利技术的三维安装型半导体装置的制造方法，具备在对上述最上层导电层形成与上述下层侧导电层的贯通孔同轴的孔部的同时，通过蚀刻上述下层侧贯通孔内的绝缘材料而在上述电极层上形成贯通孔的电极层贯通孔形成工序；包含相对上述基板，形成与该电极层贯通孔连通的基板贯通孔的工序和，向上述电极层贯通孔及上述基板贯通孔内填充导电构件的工序在内的半导体装置形成工序；以及利用多个该半导体装置，通过该导电构件层叠各半导体装置的半导体装置层叠工序。由这种制造方法制造而成的三维安装型半导体装置，由于相对电极层设置了承担连接端子任务的导电构件的插通孔(贯通孔)，所以与在未形成有基板上的电极层的区域上形成贯通孔的情况相比，该基板的节省空间化成为可能，并能够实现该半导体装置的高功能化乃至小型化。另外，由于做成用多层导电层层叠形成电极层的构成，故可以提高电极层的机械强度，例如上层的导电层剥离等不良现象也不易产生。因此，根据本专利技术的制造方法，不易产生基于电连接不良的误动作，可以提供可靠性高的三维安装型半导体装置。而且，由于在层叠型的电极层上形成预先填充了绝缘构件的贯通孔，并通过蚀刻而形成连接端子用的贯通孔，故在该连接端子用贯通孔的形成时，不必在每层导电层及绝缘层中交替变更蚀刻条件，能够非常有效率地进行制造。再有，在本专利技术中，上述导电构件具有向上述贯通孔的孔轴方向的连接端子，即向基板上下方向(层叠方向)的电连接的功能。在这里，导电构件优选在与上述基板的形成了电极的面相反侧的面上，其一部分从上述贯通孔向外侧突出，这种情况下，在突出了的部分上能容易地进行与外部的电连接。接着，本专利技术的电路板，其特征在于，具备以上所述的半导体装置而成，这种情况下，能实现更小型化且可靠性高的电路板。另外，本专利技术的电子仪器，其特征在于，具备该电路板而成，这种情况下也能实现更小型化且可靠性高的电子仪器。而且，在本专利技术中，作为半导体装置中形成的连接端子用贯通孔的孔形状(轴截面形状或开口形状)，除了圆形以外，也可以采用四角形。此外，也可以相对一个电极形成多个贯通孔，在各贯通孔内插通导电构件，从而能实现三维安装，这种情况下，可以达到提高上下连接中的机械稳定性及电稳定性的目的。在这里，虽然电极以铝为主体构成是一般的，但也可以利用铜等形成，虽然其形状根据设计各不相同，但例如可以形成为一边约为100μm左右的矩形。而且，对于贯通孔内填充的导电构件，可以使用铝或铜，在填充铜的情况下，可以采用铜波形花纹镶嵌法(damascene)。即，通过CVD法、电镀法等向贯通孔内填充铜，通过由CMP研磨除去表面的不要部分，从而可以形成导电构件。这样，将铜作为连接端子用的导电构件使用的情况下，能够实现适于高速设备的低电阻化，可以得到非常有利的半导体装置。附图说明图1是表示第1实施方式的半导体装置的概略构成的截面示意图。图2(A)～图2(C)是表示图1的半导体装置之一制造工序的截面示意图。图3(A)～本文档来自技高网...

【技术保护点】
一种半导体装置，其包含在基板上层叠了电极层的构成，其特征在于，上述电极层具备多层导电层各自通过绝缘层而被层叠的构成，在比该电极层的最上层的导电层还位于下层侧的导电层上形成孔，并在该孔内分别填充有绝缘材料。

【技术特征摘要】
JP 2003-3-27 2003-088825;JP 2003-12-22 2003-4247131.一种半导体装置，其包含在基板上层叠了电极层的构成，其特征在于，上述电极层具备多层导电层各自通过绝缘层而被层叠的构成，在比该电极层的最上层的导电层还位于下层侧的导电层上形成孔，并在该孔内分别填充有绝缘材料。2.一种三维安装型半导体装置的制造方法，其使用权利要求1所述的半导体装置，其特征在于，具备半导体装置形成工序和半导体装置层叠工序，其...

【专利技术属性】
技术研发人员：增田员拓，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：JP[日本]