用于使得存储器阵列区域小型化的布局方法技术

在其中形成通孔的部分上形成具有相同宽度的位线和一对的两条钨布线，使得该位线和钨布线以规则间隔布置。在该钨布线之间形成用于连接到另一布线层连接的通孔。在该通孔上形成由钨制成的连接布线，从而在该通孔周围具有预先确定的裕度。在光刻处理中，形成具有足够小使得光致抗蚀剂感测不到的宽度的狭缝，从而其跨越在通孔上。

【技术实现步骤摘要】

本方面涉及一种用于在一个布线层上基本上平行地构图布线的布局方法，其中该布线层在存储器阵列区域中具有用于和在另一布线层上的布线进行连接的连接孔。
技术介绍
在现今的半导体处理中，推动小型化以使得总尺寸更小。而且，在存储器阵列区域中，随着存储器单元的小型化，布线宽度和布线的间隔被制成更小。但是，具有例如读出放大器(sense amplifier)、子字驱动器、或转移栅极(transfer gate)的器件部分不能达到存储器单元部分的小型化程度。这样，存储器单元部分和器件部分之间的缩小比率的差异日益增长。例如，在如图1所示的折叠式比特存储器阵列区域中，布置了单元1，位线2，字线3，读出放大器4(在下文中，简写为SA)，子字驱动器5(在下文中，简写为SW)，以及其它控制线。在图中分别垂直和水平地布置多条位线2和多条字线3。在垂直的位线2和水平的字线3的交叉点处二维地设置单元1。在每一交叉点设置一个单元1。每一单元1由例如由晶体管和单元电容组成的动态存储器单元实现。很多对True和Bar的互补(complementary)线定义了位线2。每一对位线2和SA4之一相连接，为了布局区域的方便，在图中的一个单元阵列的上部或下部，将SA4以栉状(comb-shaped)或交错方式布置。这里，在折叠式位线类型中，在SA4的一侧布置两个互补位线2。另外，这里采用共享方法，其中两个单元1的阵列共享一个SA4。但是，还可以使用开放的位线方法，其中在SA4的两侧都布置有互补位线。字线3可被认为是子字线，并且由例如低阻抗多晶硅制成。每一字线3的一端和SW电路连接，使得字线3由相应的SW5驱动。提供和字线3数量相同的SW5。将每一SW5构造成使得其根据在一个主字线和每一子字驱动线之间的AND逻辑来进行操作。以这种方式，在二维布置的存储器单元单元阵列部分的一个方向(例如，图中的上/下方向)上布置位线2。在垂直于位线2布置的方向布置字线3。简而言之，在图的左/右方向上布置字线3。另外，分别在位线2的上/下方向和左/右方向上布置SA区域和SW区域，这样SA区域和SW区域彼此相邻。尽管没有在图1中示出，但通过相邻SA4设置的共用本地I/O(在下文中，简写为LIO)线来输入/输出从单元1读取的数据或写入到单元1的数据。由图1所示的多个电路组定义了一种布局，其在上/下的方向上一个叠放在另一个上，并且在左/右方向上并排。图2示出了转移栅极(在下文中，简写为TG)部分6的一种开关结构。TG部分6连接包括在图1的存储器阵列区域中的一对互补位线2和SA4。在图1的上/下方向上延伸的位线2在图2的左/右方向上延伸。下面将参考图3到5详细描述存储器阵列区域的大小。图3示出了在存储器阵列区域中布线图形的现有布局的实例。这个布局包括如图1所示的多个电路组。在图3中，不同于图1中的位线，位线在图中以左/右方向延伸。将每一SA设置在一对的两个互补位线之间，这两个位线一个在上且另一个在下。SA被布置成在左/右方向上有间隔并且在上/下方向上彼此相邻。在如图3所示的布局中，其上具有由黑色方形指示的连接孔的布线部分粗并且长。另外，在该布局中，通过在一个粗布线的两侧布置两个执行比特线位线功能的细布线，来保证用于光刻(photolithography)的裕度(margin)。在图3的实例中，布线看起来是规则地布置，但是靠近点看，在一些部分，在左/右方向上平行延伸的位线在上/下方向上弯曲，比如靠近连接孔的部分以及和位线在左端和右端连接的转移栅极部分。这样，在这个布局中，布线在一些部分粗并在其它部分细。为了这个原因，尽管如下所述，当将光致抗蚀剂暴露到光下时，因为布线光刻的抗蚀剂处理中的邻近效应使得光致抗蚀剂的溶解下降。这容易引起短路。另外，在这个布局中，延伸长间隔的粗布线使得光致抗蚀剂的溶解在很多部分下降。这更容易引起短路。为克服这个问题，在现有布局中，通过保证在粗布线和相邻的细布线之间的间隔比在细布线之间的更宽来改进短的裕度。现在将参考图4和5描述裕度。图4是图3的连接孔及其附近部分的部分放大示意性视图，而且图5是图4的连接孔及其附近部分的部分放大示意性视图。这样，图中的相对尺寸不需要和下面所述的相同。在当前的制造处理中，作为细布线的位线101可以具有0.12μm的布线宽度。另外，在位线101和相邻的位线101(也具有0.12μm的布线宽度)之间的位线间隔(space)可以小到0.12μm。另一方面，将连接在布线层之间的连接孔103设置在粗布线102的中心，并且具有0.20μm的跨距。对于光刻的抗蚀剂处理，在连接孔103和粗布线102之间保证0.08μm的裕度，从而防止设置在其下面的晶体管的栅极或扩散层的短路。因此，粗布线102具有0.36μm的总布线宽度。如上面所述的短裕度，在粗布线102和它相邻的位线101(作为粗布线间隔提到)之间保证0.14μm的粗布线间隔。这个粗布线间隔比在位线101之间的0.12μm的位线间隔要宽。结果，连接孔103的孔距(其被计算为这些值的和)是1.00μm。图6示出了图3的TG部分6。这个TG部分包括由如图1所示连接位线2和SA4的转移MOS(金属氧化物半导体)实现的TG。为了这个目的，每一位线都需要转移MOS。另外，因为将扩散层布置在和与存储器单元相邻的位线相同的部分，因此，布局的灵活性受到限制。扩散层的宽度是影响作为器件的MOS的驱动性能的重要因素。因此，为了保证电路的稳定操作，应该最大化扩散层的宽度。这样，因为布线121的宽度和在扩散层中布线121之间的线间隔在布局中是可变的，因此，以和如上所述的布局相同的方式，在扩散层的光刻处理中在扩散层之间形成宽的间隔。具体的说，考虑具有0.16μm跨距的连接孔122，在光刻的抗蚀剂处理中，在连接孔122和粗布线121之间保证0.08μm的裕度，从而防止设置在其下面的晶体管的栅极或扩散层的短路。因此，粗布线具有0.32μm的总宽度。在现有的布局中，因为粗布线121彼此相邻地设置，因此，在粗布线121之间需要0.18μm的间隔。简而言之，从这些值的和中将在连接孔122之间的孔距计算为0.50μm。上述用于存储器阵列区域的现有布局方法仍然具有的问题在于，作为小型化结果的缩小比率不足。原因如下。在需要大的厚度的布线附近(比如在连接孔的布线)平行布线是较为不规测设置的，并且这使得在光刻处理中裕度减少。结果，容易发生电气短路，并且因此，粗布线侧需要大的间隔。这里，图5涉及根据用作微型制造的标准宽度的最小设计规格的最小标准宽度F。当将最小标准宽度F定义为细布线101的布线宽度或在细布线101之间的位线间隔，也就是，0.12μm时，读出放大器部分的孔距宽度需要具有最小设计规格的八倍的标准宽度，也就是8F＝0.96μm。在这个情况中，和上述孔距宽度1.00μm的差值是0.04μm。当调整粗布线102的宽度来适于实现其中在该SA部分将现有孔距1.00μm减少到8F＝0.96μm的孔距的布局时，将粗布线宽度从0.36μm减少到0.32μm。因此，在连接孔103和布线之间的布线裕度从现有的裕度0.08μm减少到0.06μm。在这个情况的光刻抗蚀剂处理中，保证0.14μm的粗布线间隔，并且因此，改进了粗布本文档来自技高网...

【技术保护点】
一种布局方法，其用于在一个布线层上基本上平行地形成多条布线，该布线层在存储器阵列区域中具有至少一个用于连接到另一布线层上的布线的连接孔，该方法包括下面的步骤：　　　　以相等的间隔形成多条布线，该多条布线具有相同的宽度，并且以规则的孔距布置；以及　　　　在两个相邻布线之间形成所述至少一个连接孔。

【技术特征摘要】
JP 2003-6-27 184012/20031.一种布局方法，其用于在一个布线层上基本上平行地形成多条布线，该布线层在存储器阵列区域中具有至少一个用于连接到另一布线层上的布线的连接孔，该方法包括下面的步骤以相等的间隔形成多条布线，该多条布线具有相同的宽度，并且以规则的孔距布置；以及在两个相邻布线之间形成所述至少一个连接孔。2.如权利要求1所述的布局方法，进一步包括以下步骤以布线图形的连接布线来覆盖所述至少一个连接孔。3.如权利要求1所述的布局方法，其中L/S的比率是一，其中L表示多...

【专利技术属性】
技术研发人员：渡边由布子，荒井公司，成井诚司，
申请(专利权)人：尔必达存储器株式会社，株式会社日立ULSI系统，株式会社日立制作所，
类型：发明
国别省市：JP[日本]