集成的场效应晶体管和肖特基器件制造技术

一种半导体器件，包括在共用管芯中形成的肖特基器件和诸如金属氧化物半导体场效应晶体管的沟槽型半导体开关器件。

【技术实现步骤摘要】

本专利技术涉及一种功率半导体器件，尤其涉及一种包括形成在共用管芯中的肖特基器件和MOSFET(金属氧化物场效应晶体管)的功率半导体器件。
技术介绍
功率应用中所关心的主要因素是功率损耗。功率应用中的功率损耗大部分是由于功率电路中的功率开关器件(如功率MOSFET)引起的。例如，与功率MOSFET的体二极管(body diode)相关的功率损耗是形成功率电路综合功率损耗的一个因素。现代功率应用需要高频率和高电流，这要求减少功率损耗。为防止MOSFET的体二极管产生功率损耗，公知是使用与该体二极管并联的肖特基器件，该肖特基器件以比体二极管更低的电压开启，从而防止MOSFET的体二极管导通。因此，共封装(Co-packaged)MOSFET和肖特基器件已被开发出来以在功率应用中使用。然而，这种封装相对较大，并且表现出不受欢迎的瞬变(transient)行为。
技术实现思路
为克服现有技术的器件的缺点，根据本专利技术的器件包括形成在共用管芯中的肖特基器件和功率MOSFET。结果，根据本专利技术的器件更加紧凑，并且功率损耗更小。根据本专利技术的半导体器件包括形成在共用管芯中的沟槽型(trenchtype)MOSFET和肖特基器件。该沟槽型MOSFET包括多个沟槽，每个沟槽都支撑着栅极结构(gate structure)。肖特基器件包括肖特基势垒，肖特基势垒布置在管芯的部分顶面上，并与之肖特基接触。根据本专利技术的一个方面，肖特基器件包括多个肖特基区，每个肖特基区都布置在该MOSFET器件的一组沟槽之间。在根据本专利技术的器件中，共用触点(common contact)与MOSFET的源极区和肖特基器件的肖特基势垒接触。根据本专利技术的第一实施方案，每个肖特基区包括一肖特基势垒，该肖特基势垒布置在形成于管芯中的至少一个台面(mesa)上，并与之肖特基接触。该台面的两侧与沟槽相邻，每一侧都包括处于其侧壁上的氧化物层，并含有导电材料。在根据本专利技术第一实施方案的器件中，肖特基势垒在台面上延展，并与各个沟槽中的导电材料相接触。根据本专利技术的第二实施方案，肖特基器件的各个肖特基区中的肖特基势垒不与邻近至少一个台面的沟槽中的导电材料接触，而仅仅与台面的一部分接触。根据本专利技术的第三实施方案，肖特基器件中的各个肖特基区包括形成在管芯顶面的一部分之上的肖特基势垒。在根据本专利技术的第三实施方案的器件中，没有使用肖特基沟槽。通过下面参照附图对本专利技术的描述，本专利技术的其它特征和优点将变得显而易见。附图说明图1是根据本专利技术所述的半导体器件的俯视图，其中示意性地示出了本专利技术所述半导体器件中的肖特基区的结构；图2是根据本专利技术第一实施方案所述的器件的局部剖视图；图3-7示出了为获得本专利技术第一实施方案所述的器件而采取的处理步骤；图8是根据本专利技术第二实施方案所述的器件的局部剖视图；图9-10示出了为获得本专利技术第二实施方案所述的器件而采取的处理步骤；图11是根据本专利技术第三实施方案所述的器件的局部剖视图；图12-15示出了为获得本专利技术第三实施方案所述的器件而采取的处理步骤。具体实施例方式参照图1，根据本专利技术的半导体器件包括形成在共用管芯中的肖特基器件和场效应器件，从而形成集成的FET(场效应晶体管)和肖特基器件。在根据本专利技术的半导体器件中，场效应器件是沟槽型MOSFET。如本领域中公知的那样，沟槽型MOSFET包括多个栅极结构。每个栅极结构都为形成在管芯体中的沟槽，并在其侧壁上包括栅氧化层，并容纳有用作栅电极的导电栅材料。典型的MOSFET可以包括大量并列的栅极结构。根据本专利技术的肖特基器件包括许多肖特基区12。根据本专利技术的一个方面，如图1示意性地示出的那样，MOSFET的栅极结构分组排列，从而每个肖特基区12与一组栅极结构14相邻。栅极结构组14以公知的方式通过栅转子(runner)(未示出)与栅触点6相接触，从而它们谐调工作以驱动MOSFET。应该注意，为说明本专利技术，肖特基区12和栅极结构组14的相对数目和尺寸被夸大了。本领域技术人员应意识到，肖特基区12和栅极结构组14的数目和尺寸是设计选择问题，在典型的应用中，其范围可以是几十万或者更多。参照图2，根据本专利技术第一实施方案的半导体器件10包括至少一个肖特基区12和场效应器件，该场效应器件包括在共用管芯8中形成的多组栅极结构14。管芯8可包括一种导电类型的高掺杂衬底16和形成在该衬底16的主表面上的一种导电类型的轻掺杂外延层18。衬底16可掺杂红磷，但本专利技术不排除使用其它的高掺杂衬底。在根据本专利技术的第一实施方案的半导体器件10中的场效应器件包括多个栅极结构，该栅极结构与公知沟槽型器件的栅极结构类似。根据本专利技术的一个方面，如图2所示，每组栅极结构组14与肖特基区12相邻布置。各个沟槽20形成在外延层18中，每个沟槽20包括在其侧壁上的厚度适当的栅极氧化物22，可选地在其底部的厚氧化层24，以及用作沟槽20中的栅极的导电材料26，如多晶硅。半导体器件10中的场效应器件还包括基区28和源极区30。通过用与外延层18的导电性(conductivity)相反的掺杂物对外延层进行反向掺杂，在外延层18中形成基区28。源极区30为与外延层18导电类型相同的高掺杂区。每个源极区30从管芯8的顶面向基区28内部延伸预定的深度，并被布置成与沟槽20的侧壁相邻。每个沟槽20从管芯的顶面延伸到基区28下方一定深度，基区28中与栅极氧化物22相邻的区域可以通过对与之相邻的导电材料26施加适当的电压进行转化，从而在邻近栅极结构的基区28中形成沟道区。沟道区使源极区30与基区28下方的外延层18的区域(以下称漂移区)电连接，从而使它们之间能够导通。在根据本专利技术第一实施方案的半导体器件10中，在每对沟槽20之间形成有凹陷(depression)32。在每个凹陷32的底部还形成有与基区28导电类型相同的高掺杂区34，并且源极区30位于每个凹陷32的相对的侧壁上。根据本专利技术的一个方面，在每个凹陷32的侧壁和底面上形成有钛(Ti)层或TiSi2层以减少薄膜电阻。在本专利技术的第一实施方案中，每个肖特基区12包括肖特基势垒40。肖特基势垒层40优选地由TiSi2组成，但使用其他合适的势垒材料也不会脱离本专利技术的精神。肖特基势垒40形成在台面36上，台面36的两侧带有两个沟槽38。每个沟槽38的侧壁填充有栅极氧化物22，并且每个沟槽38的底部可选地包括厚氧化层24。在本专利技术的第一实施方案中，肖特基势垒40形成在台面36上、台面36的部分侧壁以及每个沟槽38中的导电材料26的顶部上，并与台面肖特基接触。将肖特基势垒40延伸到台面36的侧壁有利于增加肖特基有效面积(active area)。应该注意到，在根据本专利技术第一实施方案的半导体器件中，肖特基区12不限于一个台面36。根据本专利技术的一个方面，半导体器件10包括接触层42，接触层42在管芯的顶面上延伸，并与肖特基势垒40和源极区30(通过布置在凹陷32的侧壁上的TiSi2层)电接触。因而，在根据本专利技术的半导体器件中，接触层42既用作场效应器件的源极触点(source contact)又用作肖特基器件的肖特基触点。应该注意到，接触层42通过绝缘插头(insulation plug)44与沟槽20中的导电材料26绝缘。绝缘插头本文档来自技高网...

【技术保护点】
一种半导体器件，包括：管芯，其中形成有半导体开关器件和肖特基器件，所述半导体开关器件包括多个沟槽，每个沟槽包括底部和一对相对的侧壁，并且每个沟槽从所述管芯的顶面延伸到所述管芯的本体中的漂移区，第一种导电类型的沟道区被形成在所 述管芯之中并被布置在所述沟槽的侧壁旁边，栅极绝缘层布置在沟槽的与各个沟道区相邻的各个侧壁上，导电栅极材料包含在所述沟槽中，并通过所述栅极绝缘层与所述沟道区绝缘，与所述沟道区的导电类型相反的第二种导电类型的区域布置在各个沟槽的侧壁上，并从所述管芯的顶面延伸到各个沟道区；所述肖特基器件包括布置在所述管芯的顶面的一部分上并与之肖特基接触的肖特基势垒；以及与所述肖特基势垒和所述第二导电类型的区域相接触的第一触点。

【技术特征摘要】
US 2003-8-4 10/633,8241.一种半导体器件，包括管芯，其中形成有半导体开关器件和肖特基器件，所述半导体开关器件包括多个沟槽，每个沟槽包括底部和一对相对的侧壁，并且每个沟槽从所述管芯的顶面延伸到所述管芯的本体中的漂移区，第一种导电类型的沟道区被形成在所述管芯之中并被布置在所述沟槽的侧壁旁边，栅极绝缘层布置在沟槽的与各个沟道区相邻的各个侧壁上，导电栅极材料包含在所述沟槽中，并通过所述栅极绝缘层与所述沟道区绝缘，与所述沟道区的导电类型相反的第二种导电类型的区域布置在各个沟槽的侧壁上，并从所述管芯的顶面延伸到各个沟道区；所述肖特基器件包括布置在所述管芯的顶面的一部分上并与之肖特基接触的肖特基势垒；以及与所述肖特基势垒和所述第二导电类型的区域相接触的第一触点。2.根据权利要求1所述的半导体器件，进一步包括第二触点，所述第二触点和所述管芯与所述第一触点相对的主表面接触。3.根据权利要求1所述的半导体器件，其特征在于，所述半导体开关器件是金属氧化物半导体场效应晶体管。4.根据权利要求1所述的半导体器件，其特征在于，所述肖特基势垒包含TiSi2。5.根据权利要求1所述的半导体器件，其特征在于，所述肖特基势垒被布置在形成于所述管芯内的台面的主表面上。6.根据权利要求1所述的半导体器件，其特征在于，所述肖特基器件进一步包括在两侧形成有沟槽的台面，每个沟槽的侧壁和底部上形成有绝缘层并且包含导电材料。7.根据权利要求6所述的半导体器件，其特征在于，所述肖特基势垒在所述沟槽的所述侧壁上延伸。8.根据权利要求1所述的半导体器件，进一步包括导电性与所述沟道区相同的高导电区，所述高导电区布置在各对所述第二导电类型的所述区域之间，并且与所述第一触点接触。9.根据权利要求8所述的半导体器件，其特征在于，所述高导电区位于所述管芯中的凹陷的底部。10.根据权利要求1所述的半导体器件，其特征在于，各个所述沟槽的底部包括厚氧化物层。11.根据权利要求1所述的半导体器件，进一步包括终端结构，所述终端结构由以下部分组成凹陷，所述凹陷形成在所述管芯中并延伸至所述沟道区之下...

【专利技术属性】
技术研发人员：何红海，里图苏迪希，达维德基奥拉，
申请(专利权)人：国际整流器公司，
类型：发明
国别省市：US[美国]