第一半导体芯片（１００）和第二半导体芯片（２００）被堆叠并通过小凸点来互连。因此，第一半导体芯片中的电路块通过小凸点来连接第二半导体芯片中的电路块。第二半导体芯片中的电路块通过第一半导体芯片由小凸点连接来连接到外部电极。并且，互联半导体芯片（１００、２００）的电路块（１１１到１１４、２１０）的小凸点（１２２、２２１）被设置在和将第二半导体芯片（２００）中的电路块（２１０）连接到外部电极的小凸点（１２２、２２２）不同的位置。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及由多个堆叠的半导体芯片形成的半导体器件。
技术介绍
已经开发出SIP(系统封装)技术，采用该技术将多个半导体芯片堆叠在三维方向上(沿高度方向)以便使其集成在一个封装中。图5和6表示现有技术的这种半导体器件结构的一个例子。图5表示截面图，而图6表示从上面看的平面图。在该例子中，第二芯片20被堆叠在第一芯片10上，并且存储器(DRAM)11和其它部件被包括在第一芯片10中作为一个集成电路，而CPU(中央处理单元)块21和其它部件被包括在第二芯片20中作为一个集成电路。并且，第一芯片10被制作成比第二芯片20稍大。第一芯片10中的存储器11由多个DRAMs形成；提供选择器12以从多个DRAMs中进行选择；存储器11通过选择器12被连接到第二芯片20侧的CPU块21上。选择器也被提供在CPU块21侧上。在下文中描述通过这些连接器连接的结构的细节；每个连接器也有临时保持数据的寄存器功能。对于用于连接存储器11和CPU块21的结构，如图6所示，由内部引线连接到连接器12的焊盘13a被提供在第一芯片10侧上，而由内部引线连接到CPU块21的焊盘22a被提供在第二芯片20侧上。然后，第一芯片10侧上的焊盘13a和第二芯片20侧上的焊盘22a由诸如铜引线的引线31来连接。尽管在图6中为了简化解释而示出了仅一组焊盘13a、22a和引线31，但实际上可以设置多个这样的组，其中可以传输并行数据。采用内部引线连接到CPU块21的预定数目的焊盘22b被提供在第二芯片20侧上，从而将CPU块21连接到外部。在与焊盘22b中的每一个相邻的位置处，预定数目的焊盘13b被提供在第一芯片10侧上，并且由内部引线连接到焊盘13b的、另外的预定数目的焊盘13c被提供在第一芯片10的周边部分中。然后，第二芯片20侧上的焊盘22b和第一芯片10侧上的焊盘13b由引线31连接，第一芯片10的周边部分中的焊盘13c由引线32连接到封装(图中未示出)侧的电极上。随即，图7表示现有技术的情形的一个例子，其中第二芯片20侧上的CPU块21和第一芯片10侧上的存储器11被连接。在图7的例子中，四个DRAMs 11a、11b、11c和11d构成存储器11，DEAMs11a至11d中的每一个通过芯片10中的内部引线被连接到寄存器和选择器12。选择器12通过连接芯片10和芯片20的引线31被连接到CPU块21侧上的寄存器和选择器21a，并且寄存器和选择器21a通过内部引线被连接到CPU块21中的电路。如图7所示，CPU块21侧和DRAMs 11a至11d侧通过寄存器和选择器12、21a连接，以选择性执行从四个DRAMs 11a至11d的读出或向其写入，并进一步地在一个选定的DRAM中分时(dividedly)执行读出或写入。例如，在其中在一个DRAM中按并行方式读出或写入初始128位数据的情形中，选择器12和21a都采用32根引线连接，对128位数据的读出或写入分时执行四次。其中堆叠多个半导体芯片的上述结构被公开在由日本专利局公布的日本专利申请H8-167703中。这里，在图5至7所示的结构中，第一芯片10上的CPU块和第二芯片20上的存储器通过寄存器和选择器连接，使得连接两个芯片10、20的引线31(以及与引线相连的焊盘)的数目较小，并且因此减少连接两个芯片部件的引线。如果引线的数目增加，则会花费时间连接芯片部件，这是不可取的。并且，因为芯片上可以物理设置焊盘的面积存在极限值，因此可以连接的数目也受限制。然而，当如上所述采用通过选择器的连接分时进行写入和读出时，存在着花费时间访问存储器的问题。尽管为了缩短访问所需的时间必须提高数据的传输速率，但存在着如下的问题在其中采用引线连接的情形中，由于引线部分的大电感分量，容易对高传输速率下的波形产生变形；以及可能增加不必要的辐射和功耗。并且，在其中两个芯片如上所述被堆叠和连接的情形中，仅仅为了将一个芯片中的电路块连接到封装侧的电极，芯片需要采用引线而连接到其它的芯片部件上，因此存在着被连接的结构变复杂的问题。具体地，例如在图5和6的例子中，为了将第二芯片20侧上的CPU块21连接到封装侧上的电极，采用焊盘22b、引线31和焊盘13b进行到第一芯片10侧上的内部引线的连接，并且采用引线进行从第一芯片10的周边部分中的焊盘13c到封装侧上的电极的连接，因此被连接的结构变复杂。并且，当连接CPU块21和封装侧的电极的引线(引线31的一部分)和连接CPU块21和存储器的引线(引线31的一部分)彼此相邻设置时，上述不需要的辐射的影响被相互接收，在其特性方面这是不可取的。本专利技术是为了提供一种其中被连接的结构可以简化并且在堆叠多个半导体芯片的情形中可以得到满意的特性的半导体器件。
技术实现思路
本专利技术的第一方面是提供一种半导体器件，该半导体器件包括堆叠的第一半导体芯片和第二半导体芯片，其中第一半导体芯片包括用于采用引线连接到外部电极的第一电极部分，具有用于将第二半导体芯片中的电路连接到第一电极部分的微凸点的第二电极部分，以及具有用于将第一半导体芯片中的电路块连接到第二半导体芯片中的电路的微凸点的第三电极部分；并且第二半导体芯片包括具有用于连接到第一半导体芯片中的第二电极部分的微凸点的第四电极部分，以及具有用于连接到第一半导体芯片中的第三电极部分的微凸点的第五电极部分。本专利技术的第二方面是根据本专利技术的第一方面的半导体器件，其中第一半导体芯片中的第二电极部分和第二半导体芯片中的第四电极部分被设置在每一个芯片上的周边部分的附近，并且第一半导体芯片中的第三电极部分和第二半导体芯片中的第五电极部分被设置在每一个芯片上的中间部分的附近。本专利技术的第三方面是根据本专利技术的第一方面的半导体器件，其中第一半导体芯片包括存储器的电路块，并且第二半导体芯片包括控制部分的电路块。本专利技术的第四方面是根据本专利技术的第一方面的半导体器件，其中构成第三和第五电极部分的微凸点至少按对应于存储器的位数的数目来设置，所述存储器被包括在第一半导体芯片中，并且其中按并行的方式进行读出或写入。根据具有上述结构的本专利技术，由于采用微凸点连接两个半导体芯片，因此两个半导体芯片可以容易地由多个端子来连接。因此，在例如其中存储器的电路块被提供在第一半导体芯片中而控制部分的电路块被提供在第二半导体芯片中、并且控制部分和存储器被连接的情形中，两个芯片可以按照用于进行向存储器的写入和由其读出所必需的位数来连接，该结构可以简化，而不必提供选择器和其它部件以选择存储器。并且，由于其中第一半导体芯片中的电路块和第二半导体芯片中的电路块通过微凸点来连接的电极部分和其中除此之外的其它微凸点被用于连接的电极部分被设置在芯片上的不同位置处，因此可能实现其中两个半导体芯片中的电路块之间的数据传输和向半导体器件外部的数据传输不互相干扰的配置，可以得到具有满意的特性的半导体器件。附图说明图1是表示根据本专利技术的一种实施方式的垂直截面结构的例子的截面图；图2是表示根据本专利技术的一种实施方式在结合前的情形的例子的透视图； 图3是表示根据本专利技术的一种实施方式由图1和图2倒置的情形中第二芯片的透视图；图4是表示根据本专利技术的一种实施方式器件中的电路块的连接例子的框图；图5是表示根据现有技术的垂直截面的例子的截本文档来自技高网...
【技术保护点】
一种半导体器件，包括：堆叠的第一半导体芯片和第二半导体芯片，其中所述第一半导体芯片包括用于通过引线连接到外部电极的第一电极部分，具有用于将所述第二半导体芯片中的电路连接到所述第一电极部分的微凸点的第二电极部分，以及 具有用于将所述第一半导体芯片中的电路块连接到所述第二半导体芯片中的电路的微凸点的第三电极部分；并且所述第二半导体芯片包括具有用于连接到所述第一半导体芯片中的第二电极部分的微凸点的第四电极部分，以及具有用于连接到 所述第一半导体芯片中的第三电极部分的微凸点的第五电极部分。
【技术特征摘要】
【国外来华专利技术】JP 2004-2-16 038403/20041.一种半导体器件，包括堆叠的第一半导体芯片和第二半导体芯片，其中所述第一半导体芯片包括用于通过引线连接到外部电极的第一电极部分，具有用于将所述第二半导体芯片中的电路连接到所述第一电极部分的微凸点的第二电极部分，以及具有用于将所述第一半导体芯片中的电路块连接到所述第二半导体芯片中的电路的微凸点的第三电极部分；并且所述第二半导体芯片包括具有用于连接到所述第一半导体芯片中的第二电极部分的微凸点的第四电极部分，以及具有用于连接到所述第一半导体芯片中的第三电极部分的微凸点的第...
【专利技术属性】
技术研发人员：近藤员弘，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]
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