芯片层叠型半导体装置制造方法及图纸

提供一种芯片层叠型半导体装置，其即使在多层层叠的半导体芯片之间进行电连接，也不需要改变半导体芯片的电路构成或搭载转换器电路，即可使用。设于半导体芯片（４）上的贯通布线（５），经由凸块（３）从厚膜布线接受电源及接地的提供。可在位于上方的半导体芯片（４）的所需位置上以较短的路径提供电源及接地，并且不需要进行再布线，因此不会产生布线电阻变高的问题。因此，可提供半导体装置的动作稳定性。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体装置，特别是涉及一种芯片层叠型半导体装置。
技术介绍
在芯片层叠型的半导体装置中追求小型化、薄型化，一个重要要素就是将多个芯片安装在一个封装中。为了该目的，开发了如下结构的封装通常在芯片的电路面上正面朝上再搭载一个芯片，并通过丝焊连接引线框及内插基板。在现有的芯片层叠型半导体装置中，用于增大存储容量的方法包括引线层叠型方法，正面朝上层叠芯片，并通过丝焊将各个芯片连接到内插基板上；和需要高速进行芯片间的信号传送的正面朝下搭载某个芯片的叠层芯片型方法。引线层叠型的半导体装置的组装是用引线连接内插基板和各芯片，因此其组装成本比较便宜。因此，在以较低的成本提高安装密度的目的下适于使用。由于层叠的各芯片分别与内插基板连接，因此具有以下优点即使在层叠不同电源电压的芯片时，只要用不同的引线提供各个电压即可。图9是现有的引线层叠型的半导体装置的剖视图。位于下方的半导体芯片2经由接合线2b与内插基板1电连接，从内插基板1经由接合线2b提供电源及接地，此外输入到半导体芯片2的电信号及从半导体芯片2输出的电信号，也经由接合线2b在该半导体芯片2与内插基板1之间进行传送。位于上方的半导体芯片4经由接合线4b与内插基板1电连接，从内插基板1经由接合线4b提供电源及接地，此外输入到半导体芯片4的电信号及从半导体芯片4输出的电信号，也经由接合线4b在该半导体芯片4与内插基板1之间进行传送。但是，在引线层叠型的封装中，需要从层叠的各个芯片暂时连接到内插基板或引线框。连接到内插基板时在内插基板内需要布线的环绕，连接到引线框时在母板内需要布线的环绕。因此，布线变得复杂，所以具有内插基板及母板的成本变高的问题。此外，在电源及接地的连接中，通常使用直径为20～30μm的接合线，因此为低电阻，很稳定，但关于信号线，因其的连接而增加了寄生电容，具有传送速度下降的问题。进而，因内插基板的布线密度的问题而导致具有高密度安装困难的问题。另一方面，在叠层芯片型的半导体装置中，经由凸块进行芯片间的连接，因此具有传送距离变短、可高速传送的优点；以及不受引线环高度的制约而可将封装厚度抑制得较薄的优点(例如参照专利文献1～4)。图10是现有的叠层芯片型的半导体装置的剖视图。位于下方的半导体芯片2和位于上方的半导体芯片4之间设有凸块3，电连接两个芯片。经由接合线2b向半导体芯片2及4提供电源及接地以及电信号。专利文献1特开2002-261232号公报专利文献2特开2002-305282号公报专利文献3特开2003-110084号公报专利文献4特开2003-249622号公报
技术实现思路
专利技术要解决的问题 但是，在叠层芯片型的封装中，位于上方的半导体芯片正面朝下与位于下方的半导体芯片连接，电源及接地乃至信号线均与位于下方的半导体芯片连接，因此考虑到因布线电阻引起的电压下降等，位于下方的半导体芯片因与位于上方的半导体芯片连接而需要进行再布线。在通常的再布线中，存在布线电阻变高等问题，无法向半导体装置进行稳定的电源提供。进而在搭载不同电源电压的芯片并与下芯片连接时，需要改变设计而在下芯片上追加转换器，存在增加成本且通用性降低的问题。本专利技术的目的在于提供一种芯片层叠型半导体装置，其在叠层芯片型的半导体装置中，即使电连接多层层叠的半导体芯片之间，也不需要改变半导体芯片的电路构成，且不需要搭载转换器电路，即可使用，动作稳定性优异。用于解决问题的手段本专利技术的第一观点涉及的芯片层叠型半导体装置，具有内插基板、和在上述内插基板上层叠搭载有2层以上的多个半导体芯片。上述半导体芯片中的至少一个具有多个贯通布线，向上述2层以上的半导体芯片中的至少一个以上的半导体芯片，从上述内插基板经由上述贯通布线提供至少一个电源及接地。本专利技术的第二观点涉及的芯片层叠型半导体装置，具有内插基板；第一半导体芯片，被设于上述内插基板的上方，在其上表面设有电路面及厚膜布线；第二半导体芯片，被设于上述第一半导体芯片的上方，设有多个贯通布线并在其上表面设有电路面；多个凸块，在上述多个贯通布线及上述厚膜布线之间电连接；和接合线，电连接上述内插基板和上述厚膜布线。从上述内插基板，经由上述接合线、上述厚膜布线、上述多个凸块及上述多个贯通布线，向上述第二半导体芯片的电路面提供至少一个电源及接地。本专利技术的第三观点涉及的芯片层叠型半导体装置，具有内插基板；第一半导体芯片，被设于上述内插基板的上方，在其上表面设有电路面及厚膜布线；第二半导体芯片，被设于上述第一半导体芯片的上方，设有多个贯通布线并在其下表面设有电路面；多个凸块，在上述第二半导体芯片及上述厚膜布线之间电连接；和接合线，电连接上述内插基板和上述厚膜布线。从上述内插基板，经由上述接合线、上述厚膜布线及上述多个凸块，向上述第二半导体芯片的电路面提供电源及接地，并经由上述多个贯通布线及上述接合线，进行上述第二半导体芯片的电路面和上述内插基板之间的电信号的传送。优选上述厚膜布线的厚度和上述多个凸块的高度相同。可通过镀覆形成上述厚膜布线和上述多个凸块。本专利技术的第四观点涉及的芯片层叠型半导体装置，具有内插基板；第一半导体芯片，被设于上述内插基板的上方，设有多个贯通布线；第二半导体芯片，被设于上述第一半导体芯片的上方，在其下表面设有电路面；多个第一凸块，电连接上述多个贯通布线及上述内插基板；和多个第二凸块，电连接上述多个贯通布线及上述第二半导体芯片。从上述内插基板，经由上述多个第一凸块、上述多个贯通布线、及上述第二凸块，向上述第二半导体芯片的电路面提供至少一个电源及接地。本专利技术的第五观点涉及的芯片层叠型半导体装置，具有内插基板；第一半导体芯片，被设于上述内插基板的上方，在其上表面设有电路面及厚膜布线；隔板，被设于上述第一半导体芯片的上方，设有多个贯通布线；第二半导体芯片，被设于上述隔板的上方，在其下表面设有电路面；多个第一凸块，电连接上述多个贯通布线及上述厚膜布线；多个第二凸块，电连接上述多个贯通布线及上述第二半导体芯片；和接合线，电连接上述内插基板和上述厚膜布线。从上述内插基板，经由上述接合线、上述厚膜布线、上述多个第一凸块、上述多个贯通布线、及上述多个第二凸块，向上述第二半导体芯片的电路面提供至少一个电源及接地。本专利技术的第六观点涉及的芯片层叠型半导体装置，具有内插基板；第一半导体芯片，被设于上述内插基板的上方，设有多个第一贯通布线；隔板，被设于上述第一半导体芯片的上方，设有多个第二贯通布线；第二半导体芯片，被设于上述隔板的上方，在其下表面设有电路面；多个第一凸块，电连接上述内插基板及上述多个第一贯通布线；多个第二凸块，电连接上述多个第一贯通布线及上述多个第二贯通布线；和多个第三凸块，电连接上述多个第二贯通布线及上述第二半导体芯片。从上述内插基板，经由上述多个第一凸块、上述多个第一贯通布线、上述多个第二凸块、上述多个第二贯通布线、及上述多个第三凸块，向上述第二半导体芯片的电路面提供至少一个电源及接地。本专利技术的第七观点的芯片层叠型半导体芯片，具有内插基板；第一半导体芯片，被设于上述内插基板的上方，在其上表面设有电路面及厚膜布线；第二半导体芯片，被设于上述第一半导体芯片的上方，设有多个贯通布线；第三半导体芯片，被设于上述第二半导体芯片的上方，在本文档来自技高网...

【技术保护点】
一种芯片层叠型半导体装置，其特征在于，具有内插基板、和在上述内插基板上层叠搭载有２层以上的多个半导体芯片，上述半导体芯片中的至少一个具有多个贯通布线，从上述内插基板经由上述贯通布线向至少一个上述半导体芯片提供至少一个电源及接地。

【技术特征摘要】
【国外来华专利技术】JP 2004-3-25 089199/20041.一种芯片层叠型半导体装置，其特征在于，具有内插基板、和在上述内插基板上层叠搭载有2层以上的多个半导体芯片，上述半导体芯片中的至少一个具有多个贯通布线，从上述内插基板经由上述贯通布线向至少一个上述半导体芯片提供至少一个电源及接地。2.一种芯片层叠型半导体装置，其特征在于，具有内插基板；第一半导体芯片，被设于上述内插基板的上方，在其上表面设有电路面及厚膜布线；第二半导体芯片，被设于上述第一半导体芯片的上方，设有多个贯通布线并在其上表面设有电路面；多个凸块，在上述多个贯通布线及上述厚膜布线之间电连接；和接合线，电连接上述内插基板和上述厚膜布线，从上述内插基板，经由上述接合线、上述厚膜布线、上述多个凸块及上述多个贯通布线，向上述第二半导体芯片的电路面提供至少一个电源及接地。3.一种芯片层叠型半导体装置，其特征在于，具有内插基板；第一半导体芯片，被设于上述内插基板的上方，在其上表面设有电路面及厚膜布线；第二半导体芯片，被设于上述第一半导体芯片的上方，设有多个贯通布线并在其下表面设有电路面；多个凸块，在上述第二半导体芯片及上述厚膜布线之间电连接；和接合线，电连接上述内插基板和上述厚膜布线，从上述内插基板，经由上述接合线、上述厚膜布线及上述多个凸块，向上述第二半导体芯片的电路面提供电源及接地，并经由上述多个贯通布线及上述接合线，进行上述第二半导体芯片的电路面和上述内插基板之间的电信号的传送。4.根据权利要求2或3所述的芯片层叠型半导体装置，其特征在于，上述厚膜布线的厚度和上述多个凸块的高度相同。5.根据权利要求4所述的芯片层叠型半导体装置，其特征在于，通过镀覆形成上述厚膜布线和上述多个凸块。6.一种芯片层叠型半导体装置，其特征在于，具有内插基板；第一半导体芯片，被设于上述内插基板的上方，设有多个贯通布线；第二半导体芯片，被设于上述第一半导体芯片的上方，在其下表面设有电路面；多个第一凸块，电连接上述多个贯通布线及上述内插基板；和多个第二凸块，电连接上述多个贯通布线及上述第二半导体芯片，从上述内插基板，经由上述多个第一凸块、上述多个贯通布线、及上述第二凸块，向上述第二半导体芯片的电路面提供至少一个电源及接地。7.一种芯片层叠型半导体装置，其特征在于，具有内插基板；第一半导体芯片，被设于上述内插基板...

【专利技术属性】
技术研发人员：田子雅基，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]