半导体器件及其制造方法技术

一电可擦除只读存储器（ＥＥＰＲＯＭ）单元，包含在电荷保持绝缘层的相对面上的第一和第二助栅极（ａｓｓｉｓｔ　　ｇａｔｅ）。在ＥＥＰＲＯＭ存储单元中的电流在反转层之间流动，该反转层是响应于向助栅极施加的偏压而产生的。此绝缘层可含有设置在沟道区域上方的二氧化硅层之间的氮化硅，使得这些层可构成一介电堆栈，其被制造来占据相当小的区域。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术一般涉及一种半导体器件，以及形成半导体器件的方法。更精确地说，本专利技术涉及一快闪电可擦除只读存储器(EEPROM)单元，以及相关的制造和操作方法。
技术介绍
常见的快闪电可擦除只读存储器(EEPROM)存储单元，典型包含扩散入半导体衬底内的、隔离的源极和漏极区域，以及在其间设置的一沟道区域。此外，常见的快闪存储单元，包含一设置在沟道区域上的电绝缘浮动栅极，以及安置在该浮动栅极上方的一控制栅极。通过向源极、漏极和控制栅极施加适当的电压，电荷或者被储存在浮动栅极上，或者自浮动栅极移除。并且因此数据以此种电荷的形式被储存在存储器单元中或从该存储器单元擦除。浮动栅极上电荷的出现或消失，决定当存储单元被选择时，电流是否在源极和漏极区域之间流动。可用适当的电路将这样的电流检测为存储在存储单元中的二进制(binary)码“1”。另一方面，若无电流被检测到，则二进制码“0”便被存储在存储单元中。然而当存储单元不被选择时，应该是少量或是完全没有电流流经存储单元的沟道区域。为了改进存储单元密度，快闪存储单元已被大大降低尺寸。结果，沟道长度，也就是扩散的源极区域和漏极区域之间的距离，被大大减小。然而，其尺寸减小的存储单元必须承受所谓的“短沟道效应”。特别是，由于沟道区域降低了尺寸，在源极和漏极区域附近形成的pn结耗尽区(depletion regions)会产生相当强的电场，使得流经单元的电流无法由施加于控制栅极的偏压，或浮动栅极上电荷的出现/-->消失来进行控制。更合适地，电流主要是由跨接源极和漏极区域的电压来确定。因而，对于一给定的源极和漏极电压，一过高的电流可能会在未被选择的存储单元中流动，造成存储器读取错误。本专利技术的目标便是克服现有技术的一个或多个问题。
技术实现思路
根据本专利技术的一个方面，提供一种半导体器件，包含一含有一表面的半导体衬底，以及设置在该半导体衬底的第一区域上的第一导电层。该第一导电层与半导体衬底的第一区域隔离。该半导体器件还包含设置在该半导体衬底的第二区域上的第二导电层，第一区域和第二区域彼此隔离。该第二导电层与半导体衬底的第二区域隔离。该半导体器件还含有的一绝缘层，其设置在第一和第二区域之间的半导体衬底的第三区域上。此外，该半导体器件含有设置在绝缘层上的第三导电层，其中在分别向第一、第二和第三导电层施加第一、第二和第三偏压时，该绝缘层接收和保持载子(carriers)。根据本专利技术的另一方面，提供一种半导体器件，包含一衬底，以及设置在该衬底上的介电堆栈，该介电堆栈被配置来保持电荷。该介电堆栈含有第一氧化硅层，第二氮化硅层，以及第三氧化硅层。该半导体器件还含有一与介电堆栈横向隔开并与衬底隔离的第一多晶硅层，以及与介电堆栈和第一多晶硅层横向隔开的第二多晶硅层。第二多晶硅层与衬底隔离。该半导体器件还含有设置在第三二氧化硅层、第一多晶硅层和第二多晶硅层上的第三多晶硅层。该第三多晶硅层与第一和第二多晶硅层隔离。根据本专利技术的另一个方面，提供一种半导体器件，其包含一半导体衬底，第一和第二助栅极线，一绝缘层，以及一字线。该半导体衬底具有一表面，且第一助栅极线与半导体衬底表面的第一区域隔离并延伸至其上。第二助栅极线与半导体衬底表面的第二区域隔离并延伸至其上。衬底表面的第一和第二区域彼此隔离。该绝缘层设置在第一和第二区域之间的半导体衬底表面的第三区域上，且一字线设置该绝-->缘层上。分别向第一助栅极线、第二助栅极线和字线上施加第一、第二和第三偏压，该绝缘层接收和保持载子。此外，响应于第一和第二偏压，分别在邻接于第一和第二助栅极线处形成第一和第二反转层，且在半导体衬底内提供第一和第二搀杂区域，此第一和第二搀杂区域分别被配置为来向第一和第二反转层施加偏压。根据本专利技术的另一个方面，提供一种在半导体衬底上制造半导体器件的方法，该方法包含在衬底表面的第一区域形成第一绝缘层，以及在第一绝缘层上形成第二绝缘层。此方法还包含在衬底上以及第二绝缘层上形成第三绝缘层，以及在第三绝缘层上形成第一导电层，与第一和第二绝缘层横向隔离。此外，此方法包含在第三绝缘层上形成第二导电层，与第一和第二绝缘层横向隔离，并在第三绝缘层上形成第三导电层。根据本专利技术符合的另一个方面，提供一种制造半导体器件的方法，该方法包含在衬底上形成含有第一氧化硅层、第二氮化硅层以及第三氧化硅层的介电堆栈。此方法还包含形成与介电堆栈横向隔离的第一多晶硅层，以及形成与介电堆栈横向隔离的第二多晶硅层。此方法还包含氧化第一和第二多晶硅层的部分，以及在介电堆栈与第一、第二多晶硅层的氧化部分上形成第三多晶硅层。本专利技术其它的特征和优点将在接下来的说明实施例中提出，从说明书或本专利技术的实施便可明显得知。通过说明书、权利及附图中特别指出的半导体器件和制造方法，将可实现和达到本专利技术的目的及其它优点。应该理解的是，前述的一般说明及下述详细说明仅为例示及解释，并准备提供所要求的本专利技术的更进一步的解释。附图说明这些附图，其被并入且组成本专利技术的一部分，用于说明本专利技术的实施例，且结合本专利技术的描述用来解释本专利技术的特征、优点及主旨。在图中：-->图1显示根据本专利技术的一个方面的存储单元的剖面图；图2A～2D显示制造根据本专利技术的半导体器件的过程；图3A显示根据本专利技术的存储单元的示意图；图3B显示根据本专利技术的另一个方面的存储单元阵列的示意图；图4A～4C显示根据本专利技术的存储单元操作模式的例示；以及图5显示根据本专利技术的存储单元的另一种操作模式。专利技术详述根据本专利技术的一个方面，提供一种EEPROM单元，该EEPROM单元具有设置在电荷保持绝缘层的相对面上的第一和第二助栅极。被选择的存储单元中的电流在反转层之间流动，该反转层是响应于施加于助栅极的电压而产生的。不像扩散的源极和漏极区域，反转层不会形成pn结，因此可避免强电场。因而可大大降低短沟道效应。此外，电荷被储存在绝缘层内，而不是多晶硅或其它导电层中。该绝缘层可包含设置在沟道区域上的二氧化硅层之间的氮化硅。整体来说，这些层可构成一介电堆栈，其可被制造来占据一相当小的区域。本专利技术具体实施例的参照将在此详细说明，如附图中显示的例子。图1显示根据本专利技术的实施例的半导体器件101-1的结构，例如EEPROM存储单元。半导体器件101-1包含p型半导体衬底100，举例来说，一第一绝缘层112，一第二绝缘层110，以及一第三绝缘层108形成于衬底100的表面的区域103-3上方。第一(112)和第三(108)绝缘层典型地含有氧化硅，例如二氧化硅，且第二绝缘层110典型地含有氮化硅。层108，110和112可构成一介电堆栈118-1。第一导电层或助栅极104-1邻接于介电堆栈118-1设置，且与衬底100的表面的一区域103-1隔离并安置在区域103-1上方。此外，第二导电层或助栅极104-2邻接于介电堆栈118-1设置，且与衬底100的表面的一区域103-2隔离并安置在区域103-2上方。助栅极104-1和104-2均典型地包含一导电材料，例如多晶硅。图1更进一步显示，区域103-1和103-2彼此隔离并邻接于安置在其间的区域103-3。第-->四绝缘层109-1和109-2分别形成在助栅极104-1和104-2之上。控制栅极层106-1和一本文档来自技高网...

【技术保护点】
一种半导体器件，包含：衬底；第一导电层，其设置在该衬底的第一区域上，且与该衬底的该第一区域隔离；第二导电层，其设置在该衬底的第二区域上，该第一区域与该第二区域隔离，该第二导电层与该衬底的该第二区域隔离；以及绝缘层，其设置在该衬底的第三区域上，该第三区域在该第一区域和该第二区域之间；以及第三导电层，其设置在该绝缘层上，其中在分别向该第一、第二和第三导电层施加第一、第二和第三偏压时，该绝缘层接收并保持载子。

【技术特征摘要】
US 2004-8-11 60/600,3921、一种半导体器件，包含：衬底；第一导电层，其设置在该衬底的第一区域上，且与该衬底的该第一区域隔离；第二导电层，其设置在该衬底的第二区域上，该第一区域与该第二区域隔离，该第二导电层与该衬底的该第二区域隔离；以及绝缘层，其设置在该衬底的第三区域上，该第三区域在该第一区域和该第二区域之间；以及第三导电层，其设置在该绝缘层上，其中在分别向该第一、第二和第三导电层施加第一、第二和第三偏压时，该绝缘层接收并保持载子。2、如权利要求1所述的半导体器件，其中所述第一和第二导电层被配置为在所述第一和第二区域内分别诱导产生第一和第二反转层。3、如权利要求1所述的半导体器件，其中所述绝缘层包含多个绝缘层。4、如权利要求3所述的半导体器件，其中，所述多个绝缘层中的第一和第二绝缘层包含氧化硅，且所述多个绝缘层中的第三绝缘层包含氮化硅。5、如权利要求4所述的半导体器件，其中，所述多个绝缘层中的第三绝缘层设置在所述多个绝缘层中的所述第一和所述第二绝缘层之间。6、如权利要求1所述的半导体器件，其中，所述第一、第二和-->第三导电层各包含多晶硅。7、如权利要求6所述的半导体器件，其中，所述第一、第二和第三导电层分别为第一助栅极线，第二栅极线，和字线。8、如权利要求2所述的半导体器件，还包含第一、第二和第三驱动电路，被配置来将第一、第二和第三偏压分别提供给所述第一、第二和第三导电层。9、如权利要求1所述的半导体器件，还包含所述衬底中的第一和第二搀杂区域，被配置成分别向所述第一和第二反转层施加偏压。10、一种半导体器件，包含：衬底；介电堆栈，其设置在该衬底上，被配置来保持电荷，包含：第一氧化硅层，第二氮化硅层，以及第三氧化硅层；第一多晶硅层与该介电堆栈横向隔离，该第一多晶硅层与该衬底隔离；第二多晶硅层与该介电堆栈和该第一多晶硅层横向隔离，该第二多晶硅层与该衬底隔离；以及第三多晶硅层，其设置在该第三氧化硅层、该第一多晶硅层和该第二多晶硅层上，且该第三多晶硅层与该第一和第二多晶硅层隔离。11、一种半导体器件，包含：含有一表面的衬底；第一助栅极线，其与该衬底的该表面的第一区域隔离，并自该衬底的表面的第一区域上方延伸；第二助栅极线，其与该衬底的该表面的第二区域隔离，并自该衬-->底的表面的第二区域上方延伸，该第一和第二区域彼此隔离；绝缘层，设置在该衬底的该表面的第...

【专利技术属性】
技术研发人员：刘慕义，卢道政，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]